专利名称：集成电路管脚检测电路的制作方法
技术领域：
本实用新型涉及一种检测电路，尤其涉及一种集成电路管脚检测电路。
背景技术：
现在的电子电路生产过程中，会用到很多大规模的集成电路，而集成电路的发 展很快，为了性能上的不断提升，很多集成电路都采用了球栅阵列封装技术(Ball Grid Array Package,BGA) 0而对于BGA这类的集成电路封装，在生产上很容易发生虚焊、空焊等 现象。现在的集成电路往往有很多的管脚，每一管脚在芯片内都与若干通路连接，参考图1， 是现有技术中集成电路中一管脚的连接示意图，所述管脚PIN与一输入通路ITCHANNEL和 一输出通路0T CHANNEL连接，所述输入通路ITCHANNEL在输入使能信号INPUT_EN的控制 下接收输入数据INPUT_DATA，所述输出通路0T CHANNEL在输出使能信号0UTPUT_EN的控制 下输出数据0UTPUT_DATA，这样，集成电路的任何一个管脚PIN都可以完成数据的输入与输 出。然而，现在的集成电路往往有很多的管脚，有部分管脚是在整个集成电路建立起来的系 统中偶尔才会用到，一般的用户很难在集成电路搭成的系统上运行软件来测试管脚通断。现在也有很多集成电路有联合测试组接口(Joint Test Action Group，JTAG)，集 成电路管脚的通断也可以通过JTAG接口来检测，但是，用JTAG接口来检测必须在集成电路 外面提供物理测试点，或通过别的芯片的JTAG接口互连来提供测试信号。在现在电子产品 日益要求体积、性能提升的情况下，大量提供物理测试点可能性很小，同样，多方JTAG接口 互连测试本身就很难完成，而且不能100 %覆盖所有的管脚。鉴于以上情况，有必要提供一种集成电路管脚检测电路，以方便快捷的检测集成 电路各管脚的通断。
实用新型内容本实用新型的技术方案包括一种集成电路管脚检测电路，包括分别对应与集成电路管脚连接的输入通路和输 出通路，所述集成电路管脚检测电路对应集成电路的每一管脚均设有一检测通路，所述检 测通路在一检测通路使能信号控制下检测对应管脚的焊接情况。所述集成电路管脚检测电路，其中，所述检测通路包括第一和第二晶体管以及一 第二电阻，所述第二晶体管连接于管脚一端与地之间，并在一第一检测使能信号的控制下 导通，所述第一晶体管与第二电阻串联于管脚一端与地之间，并在一第二检测使能信号的 控制下导通，所述管脚的另一端通过一第一电阻连接一电源。所述集成电路管脚检测电路，其中，所述第一和第二晶体管为NM0S管。所述集成电路管脚检测电路，其中，所述检测通路包括第三和第四晶体管以及一 第四电阻，所述第三晶体管连接于管脚的一端与电源之间，并在一第三检测使能信号的控 制下导通，所述第四晶体管与第四电阻串联于管脚的一端与电源之间，并在一第四检测使 能信号的控制下导通，所述管脚的另一端通过一第三电阻接地。[0010] 所述集成电路管脚检测电路，其中，所述第三和第四晶体管为PM0S管。 本实用新型所提供集成电路管脚检测电路，可方便快捷的检测出集成电路每一管
脚的焊接情况，快速找出短路、空焊或虚焊的管脚。
图1为本现有的集成电路中一管脚的连接示意图；图2为本实用新型集成电路管脚检测电路的示意图；图3为本实用新型集成电路管脚检测电路第一实施方式中检测通路的电路图；图4为本实用新型集成电路管脚检测电路第一实施方式的示意图；图5为本实用新型集成电路管脚检测电路第二实施方式中检测通路的电路图；图6为本实用新型集成电路管脚检测电路第二实施方式的示意图。
具体实施方式
以下结合附图，将对本实用新型的各较佳实施例进行更为详细的说明。参考图2，本实用新型提供了一种集成电路管脚检测电路，其包括若干管脚 PIN(图中仅示其一)以及分别与每一管脚对应连接的输入通路ITCHANNEL和输出通路 0T CHANNEL，所述输入通路IT CHANNEL在输入使能信号INPUT_EN的控制下接收输入数 据INPUT_DATA，所述输出通路0T CHANNEL在输出使能信号0UTPUT_EN的控制下输出数 据0UTPUT_DATA，所述集成电路管脚检测电路对应每一管脚PIN设有一检测通路DETECT CHANNEL，在检测通路使能信号DETECTCHANNEL_EN控制下检测对应管脚PIN的焊接情况。在需要对管脚PIN的焊接情况进行检测的时候，检测通路DETECTCHANNEL使能，在 正常工作的情况下，检测通路DETECT CHANNEL不使能，对集成电路管脚PIN的数据输入、输 出没有影响。在配合集成电路原来的输入、输出信号的情况下，可能有的情况下外部上拉比较 适合，有的情况下下拉比较适合，所以，本实用新型提供两个实施例。参考图3，是本实用新型第一实施例中检测通路DETECT CHANNEL的电路图，所述 检测通路DETECT CHANNEL包括两NM0S管Q1和Q2以及一电阻R2，其中，NM0S管Q2连接 于管脚PIN —端A与地之间，并在第一检测使能信号TEST_Em的控制下导通将管脚PIN接 地，NM0S管Q1与电阻R2串联于管脚PIN的一端A与地之间，并在第二检测使能信号TEST_ EN2的控制下导通将管脚PIN接地，外部电阻R1连接于外部电源VCC与管脚PIN的另一端 B之间，外部电阻R1和外部电源VCC设于集成电路外部，配合测试使用。本实施例中NM0S管Q2直接控制管脚PIN的输出是高电平或低电平，电阻R2和 NM0S管Q1组成下拉电阻，电阻R1是上拉电阻，管脚PIN是指封装后用来焊接到电路板上的 引脚。在图4中的测试情况下，集成电路中的输出通路0T CHANNEL在输出使能信号 0UTPUT_EN的控制下不使能，不输出数据0UTPUT_DATA，输入通路IT_CHANNEL在输入使能信 号INPUT_EN控制下使能，获取输入数据INPUT_DATA，第二测试使能信号TEST_EN2总是保持 输出为高电平，主要是使得内部电阻R2与外部的电阻R1起下拉分压的作用。当第一检测使能信号TEST_Em输出为高电平时，NM0S管Q2导通，管脚PIN接地，通过输入通路IT CHANNEL读入的数据为管脚PIN —端A点的值，应为低电平。当第一检测使能信号TEST_Em输出为低时，NM0S管Q2截止，这时，如果管脚PIN 焊接良好，其两端A点和B点连通，电阻R1和R2构成的分压电路使得A点的输入电压为高， 输入通路IT CHANNEL中读入的数据INPUT_DATA为高。如果管脚PIN焊接不好，图中A点和B点不连通，由于电阻R2接地，A点的输入电 压为低，输入通路IT CHANNEL中读入的数据INPUT_DATA为低。对于每一管脚PIN而言，如果下面的测试结果成立，说明焊接良好TEST_Em输出 为高，同时TEST_EN2输出为高，读入的数据INPUT_DATA为低；且，TEST_Em输出为低，同时 TEST_EN2输出为高，读入的数据INPUT_DATA为高。如果下面的测试结果成立，说明焊接不好TEST_Em输出为高，同时TEST_EN2输 出为高，输入通路中读入的数据INPUT_DATA为高，此时管脚PIN可能发生短路；TEST_Em 输出为低，同时TEST_EN2输出为高，读入的数据INPUT_DATA为低，此时管脚PIN可能发生 空焊或虚焊。藉此，即可方便快捷的检测出集成电路每一管脚的焊接情况，快速找出短路、空焊 或虚焊的管脚。参考图5，是本实用新型第二实施例中检测通路DETECT CHANNEL的电路图，所述 检测通路DETECT CHANNEL包括两PM0S管Q3和Q4以及一电阻R4，其中，PM0S管Q3连接 于管脚PIN —端A与电源VCC之间，并在第三检测使能信号TEST_EN3的控制下导通将管脚 PIN的电压拉高，PM0S管Q4与电阻R4串联于管脚PIN的一端A与电源VCC之间，并在第四 检测使能信号TEST_EN4的控制下导通将管脚PIN的电压拉高，外部电阻R3连接于管脚PIN 的另一端B与地之间。本实施例中，PM0S管Q3直接控制管脚PIN的输出是高电平或低电平，电阻R4和 PM0S管Q4组成上拉电路，电阻R3是下拉电阻，管脚PIN是指封装后用来焊接到电路板上的 引脚。在图6中的测试情况下，集成电路中的输出通路0T CHANNEL在输出使能信号 0UTPUT_EN的控制下不使能，不输出数据0UTPUT_DATA，输入通路IT_CHANNEL在输入使能信 号INPUT_EN控制下使能，获取输入数据INPUT_DATA，第四测试使能信号TEST_EN4总是保持 输出为低电平，主要是使得内部电阻R4与外部的电阻R3起下拉分压的作用。当第三检测使能信号TEST_EN3输出为低时，PM0S管Q4导通，输出为高，通过输入 通路IT CHANNEL读入的数据为管脚PIN —端A点的值，应为高。当第三检测使能信号TEST_EN3输出为高时，PM0S管Q4截止，这时，如果管脚PIN 焊接良好，其两端A点和B点连通，电阻R3和R4构成的分压电路使A点的输入电压为低， 输入通路IT CHANNEL中读入的数据INPUT_DATA为低电平。如果物理管脚焊接不好，图中A点和B点不连通，由于通过R3上拉，A点的输入压 为高，输入通路中读入的数据INPUT_DATA为高。对于每一管脚PIN而言，如果下面的测试结果成立，说明焊接良好TEST_EN3输出 为低，同时TEST_EN4输出为低，读入的数据INPUT_DATA为高；且，TEST_EN3输出为高，同时 TEST_EN4输出为低，读入的数据INPUT_DATA为低。如果下面的测试结果成立，说明焊接不好TEST_EN3输出为低，同时TEST_EN4输
5出为低，读入的数据INPUT_DATA为低，此时管脚PIN可能发生短路；TEST_EN3输出为高，同 时TEST_EN4输出为低，读入的数据INPUT_DATA为高，此时管脚PIN可能为空焊或虚焊。在上述两实施例中，集成电路外部的电阻R1和R3的取值在4. 7K 20K之间，而 在集成电路内部的电阻R2和R4为10M，且定义高于0. 7VCC的电压为高电平，低于0. 2VCC 的电压为低电平。这样，上述电路配合类似JTAG这样的测试协议的情况下，就可以对集成电路所有 的管脚进行驱动、测试，对管脚的焊接情况可以有一个很好的把握。应当理解的是，上述针对本实用新型较佳实施例的描述较为详细和具体，并不能 因此而认为是对本实用新型专利保护范围的限制，本实用新型的专利保护范围应以所附权 利要求为准。
权利要求一种集成电路管脚检测电路，包括分别对应与集成电路管脚连接的输入通路和输出通路，其特征在于所述集成电路管脚检测电路对应集成电路的每一管脚均设有一检测通路，所述检测通路在一检测通路使能信号控制下检测对应管脚的焊接情况。
2.根据权利要求1所述的集成电路管脚检测电路，其特征在于，所述检测通路包括第 一和第二晶体管以及一第二电阻，所述第二晶体管连接于管脚一端与地之间，并在一第一 检测使能信号的控制下导通，所述第一晶体管与第二电阻串联于管脚一端与地之间，并在 一第二检测使能信号的控制下导通，所述管脚的另一端通过一第一电阻连接一电源。
3.根据权利要求2所述的集成电路管脚检测电路，其特征在于，所述第一和第二晶体 管为NM0S管。
4.根据权利要求1所述的集成电路管脚检测电路，其特征在于，所述检测通路包括第 三和第四晶体管以及一第四电阻，所述第三晶体管连接于管脚的一端与电源之间，并在一 第三检测使能信号的控制下导通，所述第四晶体管与第四电阻串联于管脚的一端与电源之 间，并在一第四检测使能信号的控制下导通，所述管脚的另一端通过一第三电阻接地。
5.根据权利要求4所述的集成电路管脚检测电路，其特征在于，所述第三和第四晶体 管为PM0S管。
专利摘要本实用新型公开了一种集成电路管脚检测电路，包括分别对应与集成电路管脚连接的输入通路和输出通路，所述集成电路管脚检测电路对应集成电路的每一管脚均设有一检测通路，所述检测通路在一检测通路使能信号控制下检测对应管脚的焊接情况。通过所述集成电路管脚检测电路，可方便快捷的检测出集成电路每一管脚的焊接情况，快速找出短路、空焊或虚焊的管脚。
文档编号G01R31/28GK201583628SQ20092026136
公开日2010年9月15日 申请日期2009年12月11日 优先权日2009年12月11日
发明者黄剑坚 申请人:Tcl集团股份有限公司