专利名称：阵列式单芯片集成数字微加速度计的制作方法
技术领域：
本发明涉及微加速度计，具体为一种阵列式单芯片集成数字微加速度计。
背景技术：
目前，随着加速度传感器应用范围的不断扩大，对加速度传感器的要求也越来越高，即微型化、集成化、低成本、高性能。MEMS技术的传感器体积小、重量轻，但是用于处理加速度传感器的输出信号的板级电路的大尺寸和低可靠性无法满足MEMS器件小型化的发展趋势。如果能够将传感器的处理电路(板级电路)微型化，就可以大大减小传感器的体积、重量，也有利于提高传感器的可靠性，从而将具有微型化、低成本、高可靠性等优势的微传感器系统代替现有的传感器系统，扩大传感器的应用范围。
CMOS技术已成为集成电路主要制造工艺，制造成本下降的同时，成品率和产量也得到很大提高。CMOS是Complementary Metal Oxide Semiconductor (互补金属氧化物半导体)的缩写，它是指制造大规模集成电路芯片用的一种技术或用这种技术制造出来的芯片。现有的复合量程加速度计的处理电路通常采用板级电路方式，存在的缺点如下
I、体积大；2、压阻式加速度计单元中的固支梁根部在高冲击(即高过载)情况下容易出现断裂的情况；3、为了突出加速度计覆盖高低量程的特点，考虑到加速度计的加工工艺限制，高量程和低量程加速度计单元的一些结构尺寸必须是一致的，固支梁和质量块的厚度是相同的，加速度计单元的外形尺寸也要保持一致，鉴于这些约束因素，往往使得高、低量程的加速度计单元的性能很难达到最优化配置，成为高、低量程加速度计单元单片集成的一个难点。因此，有必要发明一种新型的单片集成的阵列式数字微加速度计。
发明内容
本发明要解决现有的加速度传感器体积大的技术问题，另外，本发明还优化设计了现有的覆盖高低量程的加速度计及解决抗高过载的问题，提供了一种新型的阵列式单芯片集成数字微加速度计。本发明是采用如下技术方案实现的
一种阵列式单芯片集成数字微加速度计，包括单晶硅材料的结构层；所述结构层分为左右两部分，结构层右面的上下两部分分别集成有不同量程的第一压阻式加速度计单元和第二压阻式加速度计单元；结构层左面集成有对第一、二压阻式加速度计单元的输出信号进行放大滤波处理的CMOS电路；所述第一压阻式加速度计单元包括置于结构层内的第一质量块，所述第一质量块通过四个第一固支梁与结构层一体构成；所述四个第一固支梁上分别设有阻值相等、连接成惠斯通电桥的压敏电阻；所述第二压阻式加速度计单元包括置于结构层内的第二质量块，所述第二质量块通过四个第二固支梁与结构层一体构成；所述四个第二固支梁上分别设有阻值相等、连接成惠斯通电桥的压敏电阻；所述惠斯通电桥分别接入所述CMOS电路。工作时，在加速度计单元的每一固支梁上通过离子注入的方法制作阻值相等的压敏电阻，然后连接成惠斯通电桥。根据压阻效应，当加速度计单元在工作方向感受加速度作用时，质量块上下移动，每个加速度计单元的四根固支梁受到应力的作用，固支梁上的压敏电阻阻值发生变化，惠斯通电桥的输出电压也将随之会产生变化，其输出电压与外加的加速度成正比。通过具有放大滤波处理功能的CMOS电路处理惠斯通电桥的输出电压，然后经过计算处理即可得到被测的加速度大小。本发明将加速度计阵列单元与信号处理电路(具有放大滤波处理功能的CMOS电路)集成到一块芯片上，实现了微型化、集成化，大大减小了加速度传感器的体积、重量，减少测试系统中的元器件数量和重量，为新一代飞行器和武器装备等研制提供了重要的测试手段和先期开发。本发明设计合理、结构简单，有效解决了现有的微传感器体积大的技术问题。
图I是结构层的结构示意图。图2是图I的仰视图。图3是玻璃层的结构示意图。图4是本发明一实施例的结构示意图。图5是惠斯通电桥电路的结构示意图。图中，I-盖板，2-结构层，3-玻璃层，20-压敏电阻，21-第一压阻式加速度计单元，211-第一固支梁，212-第一质量块，22-第二压阻式加速度计单元，221-第二固支梁，222-第二质量块，23-槽，31-金属电极，32-金属引线，33-压焊点。
具体实施例方式下面结合附图对本发明的具体实施例进行详细说明。如图1、2所示，一种阵列式单芯片集成数字微加速度计，包括单晶硅材料的结构层2 ;所述结构层2分为左右两部分，结构层2右面的上下两部分分别集成有不同量程的第一压阻式加速度计单元21和第二压阻式加速度计单元22 ;结构层2左面集成有对第一、二压阻式加速度计单元21、22的输出信号进行放大滤波处理的CMOS电路；所述第一压阻式加速度计单元21包括置于结构层2内的第一质量块212，所述第一质量块212通过四个第一固支梁211与结构层2 —体构成；所述四个第一固支梁211上分别设有阻值相等、连接成惠斯通电桥的压敏电阻20 ;所述第二压阻式加速度计单元22包括置于结构层2内的第二质量块222，所述第二质量块222通过四个第二固支梁221与结构层2 —体构成；所述四个第二固支梁221上分别设有阻值相等、连接成惠斯通电桥的压敏电阻20 ;所述惠斯通电桥分别接入所述CMOS电路。还包括置于结构层2上面、单晶硅材料的盖板I和置于结构层2下面的玻璃层3 ；所述盖板I的内侧面上与第一质量块212和第二质量块222相对应的地方设有凹面(具体加工时可腐蚀有凹面);所述第一质量块212和第二质量块222的厚度均小于结构层2的厚度、且第一质量块212和第二质量块222对应的玻璃层3上分别设有金属电极31 ;所述玻璃层3上设有两个压焊点33，所述金属电极31分别通过金属引线32与相应的压焊点33连接；所述结构层2的下面对应于玻璃层上的金属引线32和压焊点33的地方设有相应的槽23 (具体加工时，在结构层2的下面对应于金属引线32的地方腐蚀有浅槽，对应于压焊点33的地方腐蚀有深槽)。如图2、3、4所示。具体实施时，所述四个第一固支梁211横向对称分布于第一质量块212的两个相对侧面(两端四梁结构)；所述四个第二固支梁221分别分布于第二质量块222的四个侧面(四端四梁结构)。所述第一压阻式加速度计单元21的量程为10g，所述第一固支梁211的规格是梁长700um、梁宽80um、梁厚20um，所述第一质量块212的规格是长2000um、宽1200um、厚395um ;所述第二压阻式加速度计单元22的量程为10000g，所述第二固支梁221的规格是梁长800um、梁宽lOOOum、梁厚20um，所述第二质量块222的规格是长lOOOum、宽lOOOurn、厚395um ;所述盖板I的规格是长lOOOOum、宽lOOOOum、高320um，盖 板I内侧面上的凹面的规格是长8000um、宽8000um、深50um。另外，第一质量块212还可以呈十字结构，在上述第一质量块212的左右两面增加的部分的规格是长1240um、宽500um、厚395um，充分利用有限的空间结构，增大第一质量块212的重量。所述每个第一固支梁211沿其长度方向上设有两个压敏电阻20，有利于惠斯通电桥的准确输出。所述具有放大滤波处理功能的CMOS电路的第一级采用低噪声低失调前端运算放大器，第二级采用有源低通滤波电路，第三级采用低噪声高增益运算放大器。所述CMOS电路通过CMOS集成电路工艺集成在结构层2上；所述第一压阻式加速度计单元21和第二压阻式加速度计单元22通过硅微机械加工技术集成在结构层2上；所述压敏电阻20通过离子注入方法制作在第一固支梁211和第二固支梁221上。所述盖板I通过硅-硅直接键合工艺置于结构层2上面，所述玻璃层3通过硅-玻璃静电键合工艺置于结构层2下面。具体使用时，由于第一质量块212和第二质量块222的厚度均小于结构层2的厚度，所以，质量块的底面与玻璃层3之间有一定的空隙，即等于结构层2与质量块的厚度差，所述金属电极31则正好置于此间隙内，但不与第一、二质量块212、222接触；由于盖板I的内侧面腐蚀有凹面，所以，质量块与盖板I之间也有一定的空隙；盖板I和玻璃层3的作用是防止加速度计单元的过载，当加速度计单元在工作方向感受加速度作用时，质量块在盖板I和玻璃层3形成的空间内上下移动，从而起到保护压阻式加速度计单元的作用，使得在高过载状态下由于盖板I和玻璃层3的阻挡作用第一、二固支梁211、221的根部不会发生断裂的情况。玻璃层3上的金属电极31的作用是消除静电。目前，阵列式加速度计单元单片集成设计时主要的难点是如何将高低量程的敏感结构(质量块和固支梁)达到最优化设计。考虑到加速度计单元的加工工艺限制，为了突出加速度传感器覆盖高低量程的特点，使高低量程加速度计单元实现单片集成、且两者的性能达到优化，那么，低量程加速度计单元需要较高的灵敏度，要求质量块结构大一点、固支梁厚度小一点；而高量程加速度计单元为了获得大的量程范围和实现满量程输出，往往灵敏度较小，在高低量程加速度计单元的外形尺寸相同的情况下，高量程的加速度计单元的质量块结构要小、且固支梁也可以厚一些。并且，加速度传感器的灵敏度、固有频率和阻尼等特性在结构尺寸上存在着一定的相互制约关系，根据大量的试验结果分析表明，加速度计单元的尺寸结构是加速度传感器的主要影响因素。故此，为了充分利用第一加速度计单元(低量程)的空间结构，将第一质量块的形状设计成十字结构，尽量增大第一质量块的重量，为了进一步提高第一加速度计单元的灵敏度，将第一加速度计单元设计成两端四梁结构、且第一固支梁与第一质量块具有上述的尺寸优化结构(第一固支梁梁长700um、梁宽80um、梁厚20um ;第一质量块长2000um、宽1200um、厚395um，两面增加的部分长1240um、宽500um、厚395um)。考虑到提高第二加速度计单元(高量程)的量程范围，需要适当降低灵敏度、提高抗过载能力、实现满量程输出，第二加速度计单元选择四端四梁结构、且第二固支梁与第二质量块具有上述的尺寸优化结构(第二固支梁梁长800um、梁宽lOOOum、梁厚20um，第二质量块长lOOOum、宽lOOOum、厚395um)，同时还可以降低其横向灵敏度指标。所以，第一加速度计单元和第二加速度计单元的结构尺寸优化设计，使得大量程的加速度计单元能够满量程输出，高低量程的加速度计单元的性能实现优化设计，更为重要的是，本发明的加速度计单元的最大过载量能够达到20000g，且当加速度计单元达到最大过载量20000g时，低量程的加速度计单元也不会被损坏，提高了加速度传感器的可靠性。 所述CMOS电路的主要功能是对加速度计单元敏感结构输出信号进行放大滤波处理；考虑到在采集微弱信号时引入的噪声和失调，CMOS电路的第一级采用低噪声低失调前端运算放大器，可以有效抑制信号噪声，降低信号的失调电压，保证前端微弱信号的采集与放大；第二级采用有源低通滤波电路，进一步滤除其它频率的信号和噪声；第三级采用低噪声高增益运算放大器，对微弱信号进一步放大，以满足后级信号处理的要求。CMOS电路由内部基准电源对各部分电路进行电源分配。进一步提高加速度传感器的准确度。试验结果分析如下
1、取样片(阵列式单芯片集成数字微加速度计)，测试第一加速度计单元(低量程)的静态性能指标如表I. I所示
1.1样片静态性能指标
I灵敏度(inv/g) I线性度(F.S) I重复性(F.S) I迟滞性(F.S) |横向灵敏度(F.S)
样片65. 18_O. 282%_O. 259%_O. 268%_2. 57%_
设计指标 |60K O· 5%K O· 3% K O· 3% K 3%
2、第二加速度计单元(高量程)测试结果如表I.2所示
表I. 2各样片的灵敏度、线性度及重复性
I样片I j样片2 j样片3j样片4 j设计指
灵敏度(μν/g) 177.3 193.3 173.4181.920X5.5
■线性度3. 00%^2. 96% 3. 01%2. 82%彡 ±3% 一
■重复性|θ·89% |θ. 91% |θ. 87%|θ. 90% O. 9%
由上述试验结果分析可知，高、低量程的样片均基本达到了设计指标要求，使得阵列式
加速度计单片集成的高低量程的敏感结构达到优化设计。半导体娃微机械加工技术工艺介绍
(I)光刻是一种图形复印和化学腐蚀相结合的精密表面加工技术。在半导体器件生产过程中，光刻的目的就是按照器件设计的要求，在二氧化硅薄膜或金属薄膜上面，刻蚀出与掩模版完全对应的几何图形，以实现选择性扩散和金属薄膜布线的目的。光刻是半导体器件制造エ艺中的关键エ艺之一。光刻质量的好坏直接影响半导体器件的性能和成品率。(2)腐蚀用光刻方法制成的光刻胶微图形结构，只能给出器件的形貌，并不是真正的器件结构。为获得器件的结构必须把光刻胶的图形转移到光刻胶下面的各层材料上面去。腐蚀是指用化学的、物理的或同时使用化学物理的方法有选择性地把未被光刻胶掩蔽的部分(如ニ氧化硅、氮化硅、多晶硅或金属铝薄膜)去除，从而最终实现把掩模图形转移到薄膜上。理想的腐蚀要求垂直腐蚀(各向异性腐蚀)、有高的选择比(只对薄膜腐蚀，对衬底不腐蚀或极小腐蚀)和腐蚀指标可控性。腐蚀的方法大体上可分为湿法腐蚀和干法腐蚀两大类。a、湿法腐蚀湿法腐蚀图形受晶向限制，深宽比较差，侦彳壁傾斜。湿法腐蚀分为各向同性腐蚀和各向异性腐蚀，不同类型的湿法腐蚀比较见表I. 3。表I. 3不同类型的湿法腐蚀
权利要求
1.一种阵列式单芯片集成数字微加速度计，其特征在于包括单晶硅材料的结构层(2);所述结构层(2)分为左右两部分，结构层(2)右面的上下两部分分别集成有不同量程的第一压阻式加速度计单元(21)和第二压阻式加速度计单元(22);结构层(2)左面集成有对第一、ニ压阻式加速度计单元(21、22)的输出信号进行放大滤波处理的CMOS电路；所述第一压阻式加速度计单元(21)包括置于结构层(2)内的第一质量块(212)，所述第一质量块(212)通过四个第一固支梁(211)与结构层(2)—体构成；所述四个第一固支梁(211)上分别设有阻值相等、连接成惠斯通电桥的压敏电阻(20);所述第二压阻式加速度计单元(22)包括置于结构层(2)内的第二质量块(222)，所述第二质量块(222)通过四个第二固支梁(221)与结构层(2)—体构成；所述四个第二固支梁(221)上分别设有阻值相等、连接成惠斯通电桥的压敏电阻(20);所述惠斯通电桥分别接入所述CMOS电路。
2.根据权利要求I所述的阵列式单芯片集成数字微加速度计，其特征在于还包括置于结构层(2)上面、单晶硅材料的盖板(I)和置于结构层(2)下面的玻璃层(3);所述盖板(I)的内侧面上与第一质量块(212)和第二质量块(222)相对应的地方设有凹面；所述第一质量块(212)和第二质量块(222)的厚度均小于结构层(2)的厚度、且第一质量块(212)和第二质量块(222)对应的玻璃层(3)上分别设有金属电极(31);所述玻璃层(3)上设有两个压焊点(33)，所述金属电极(31)分别通过金属引线(32)与相应的压焊点(33)连接；所述结构层(2)的下面对应于玻璃层上的金属引线(32)和压焊点(33)的地方设有相应的槽(23)。
3.根据权利要求2所述的阵列式单芯片集成数字微加速度计，其特征在于所述盖板(I)通过硅-硅直接键合エ艺置于结构层(2)上面，所述玻璃层(3)通过硅-玻璃静电键合エ艺置于结构层(2)下面。
4.根据权利要求I或2或3所述的阵列式单芯片集成数字微加速度计，其特征在于所述四个第一固支梁(211)横向对称分布于第一质量块(212)的两个相对侧面；所述四个第二固支梁(221)分别分布于第二质量块(222)的四个侧面。
5.根据权利要求4所述的阵列式单芯片集成数字微加速度计，其特征在于所述第一压阻式加速度计单元(21)的量程为10g，所述第一固支梁(211)的规格是梁长700um、梁宽80um、梁厚20um，所述第一质量块(212)的规格是长2000um、宽1200um、厚395um ;所述第二压阻式加速度计单元(22)的量程为10000g，所述第二固支梁(221)的规格是梁长800um、梁宽lOOOum、梁厚20um，所述第二质量块(222)的规格是长lOOOum、宽lOOOum、厚395um ;所述盖板(I)的规格是长lOOOOum、宽lOOOOum、高320um，盖板(I)内侧面上的凹面的规格是长8000um、宽8000um、深50um。
6.根据权利要求5所述的阵列式单芯片集成数字微加速度计，其特征在于所述第一质量块(212)在其左右两面分别延伸出増加的部分而呈十字结构，所述增加的部分的规格是长 1240um、宽 500um、厚 395um。
7.根据权利要求5所述的阵列式单芯片集成数字微加速度计，其特征在于所述每个第一固支梁(211)上沿其长度方向设有两个压敏电阻(20)。
8.根据权利要求6所述的阵列式单芯片集成数字微加速度计，其特征在于所述每个第一固支梁(211)上沿其长度方向设有两个压敏电阻(20)。
9.根据权利要求8所述的阵列式单芯片集成数字微加速度计，其特征在于所述CMOS电路的第一级采用低噪声低失调前端运算放大器，第二级采用有源低通滤波电路，第三级采用低噪声高増益运算放大器。
10.根据权利要求9所述的阵列式单芯片集成数字微加速度计，其特征在于所述CMOS电路通过CMOS集成电路エ艺集成在结构层(2)上；所述第一压阻式加速度计单元(21)和第二压阻式加速度计单元(22 )通过硅微机械加工技术集成在结构层(2 )上；所述压敏电阻(20)通过离子注入方法制作在第一固支梁(211)和第二固支梁(221)上。
全文摘要
本发明涉及微加速度计，具体为一种阵列式单芯片集成数字微加速度计，解决了现有的加速度传感器体积大，现有的加速度计单元达不到满量程输出、固支梁的根部易断裂、高低量程的加速度计达不到优化配置的技术问题。一种阵列式单芯片集成数字微加速度计，包括单晶硅材料的结构层(2)；所述结构层(2)分为左右两部分，所述结构层(2)右面的上下两部分分别集成有不同量程的第一压阻式加速度计单元(21)和第二压阻式加速度计单元(22)；结构层(2)左面集成有对第一、二压阻式加速度计单元(21、22)的输出信号进行放大滤波处理的CMOS电路。本发明将加速度计阵列单元与信号处理电路集成到一块芯片上，实现了微型化和集成化。
文档编号G01P15/12GK102866262SQ20121033690
公开日2013年1月9日 申请日期2012年9月13日 优先权日2012年9月13日
发明者郭涛, 鲍爱达, 马喜宏, 杨卫, 李 杰, 张晓明, 石云波, 徐香菊, 朱杰 申请人:中北大学