测试系统的制作方法

本发明主要涉及扫描测试(scantesting)技术，特别涉及通过联合测试(jointtestactiongroup，jtag)接口进行芯片的扫描测试的扫描测试技术。

背景技术：

在集成电路(ic))制造工艺里，皆存在着去伪存真的需要，所以需要使用集成电路自动测试系统(automatictestsystem)检测集成电路功能的完整性，筛选残次品，防止进入下道工序，确保集成电路生产制造品质，减少冗余的制造费用。

集成电路自动测试系统的功能之一是进行扫描测试(scantesting)，扫描测试是一种在集成电路上配置扫描链(scanchain)检测集成电路内部逻辑关系的测试方法，例如检测集成电路内部是否存在短路、开路、延迟等。

图1是使用集成电路自动测试系统的方块图，如图1所示，该测试系统100包括电路板101，待测集成电路103以及集成电路自动测试机(automatictestequipment,ate)105。待测集成电路103置于电路板101之上，通过电路板101的多个数据接口104与集成电路自动测试机105相连，并行读取集成电路自动测试机105输出的测试指令，并自所述多个数据接口104并行输出扫描测试结果。

然而，集成电路自动测试系统极其复杂昂贵且需要在固定场地与测试环境使用专用计算机，因此在需要进行扫描测试的待测集成电路较多的情况下，影响集成电路设计生产周期，因此需要开发一种能够兼容但不完全依赖集成电路自动测试系统的扫描测试功能的另一扫描测试系统。

技术实现要素：

有鉴于上述问题，本发明提供了一种兼容联合测试(jtag)接口进行集成电路扫描测试的测试系统。

根据本发明的实施例，所述测试系统，兼容联合测试模式和集成电路自动测试模式，该测试系统包括处理器，接口转换器，以及电路板，其中处理器通过接口转换器与电路板实现数据交换。该电路板包括联合测试接口，集成电路自动测试系统接口，第一寄存链电路，第二寄存链电路，待测集成电路；以及扫描链电路。

根据本发明的一实施例，当该测试系统处于联合测试模式，电路板包括的第一寄存链电路选择来自联合测试接口的数据，输出至上述扫描链电路和上述待测集成电路，以及电路板包括的第二寄存链电路，也将自所述扫描链电路获得的测试数据向所述联合测试接口输出。

根据本发明的一实施例，当该测试系统处于集成电路自动测试模式，该第一寄存链电路选择从集成电路自动测试系统接口接收数据，输出至上述扫描链电路和上述待测集成电路，以及第二寄存链电路也向所述集成电路自动测试系统接口输出所述第二数据。

根据本发明的一实施例，处理器接收扫描测试结果，判断待测集成电路内部是否有故障点，当处理器判断待测集成电路没有故障点，判断待测集成电路为合格电路。

根据本发明的一实施例，当处理器判断待测集成电路有故障点，判断待测集成电路为故障电路，处理器根据扫描测试结果溯源至所述待测集成电路，生成一模型，并标注故障点位置，以便用户决定是否修理。

关于本发明其他附加的特征与优点，本领域技术人员在不脱离本发明的精神和范围内，应当可根据本案实施例中所公开的测试系统，做些许的更动与润饰而得到。

附图说明

图1是使用集成电路自动测试系统100的方块图。

图2是本发明的一实施例所述的测试系统200的方块图。

图3是本发明一实施例所述的jtag接口221的示意图。

图4是本发明一实施例所述的第一jtag寄存链电路222的示意图。

图5是本发明一实施例所述的扫描链电路223的示意图。

图6是本发明一实施例所述的第二jtag寄存链电路224的示意图。

图7是本发明一实施例所述的处理器210的示意图。

具体实施方式

本章节所描述的是实施本发明的最佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围应当视所附权利要求所界定的为准。

本发明所提出的测试系统，兼有ate测试与jtag测试两种模式，适应面更广。用户可以在待测集成电路较多的时候，通过处理器，例如个人计算机，在任何地方直接对待测集成电路进行扫描测试，并利用生成的模型直观判断待测集成电路的状态。用户也可以在待测集成电路较少的时候，直接使用ate测试系统完成对待测集成电路的全功能测试。

图2是本发明的一实施例所述的测试系统200的方块图。如图2所示，测试系统200包括处理器210、保留原集成电路自动测试系统之数据接口104的电路板220以及接口转换器230。电路板220上置有联合测试(jointtestactiongroup，jtag)接口221，第一jtag寄存链电路222，扫描链电路223，第二jtag寄存链电路224，以及待测集成电路225。联合测试接口又称jtag接口，jtag是ieee1149.1中所制定的一种边界扫描测试标准。接口转换器230分别耦接至处理器210以及电路板220上的jtag接口221，接口转换器230包括协议转换芯片231以支持处理器210与jtag接口221之间的通信，例如，当处理器210上具有一usb接口，则协议转换芯片231为usb-jtag协议转换芯片。

处理器210通过接口转换器230连接于电路板220，向jtag接口221写入数据data，jtag接口221分别连接至第一寄存链电路222以及第二寄存链电路224，向第一寄存链电路222输出数据tdi，并自第二寄存链电路224读取数据tdo。第一寄存链电路222连接于待测集成电路225，向待测集成电路225输出模式控制信号mctr，该模式控制信号mctr用于控制待测集成电路225在需要的模式下。第一寄存链电路222连接于扫描链电路223，向扫描链电路223输出时钟信号gclk和初始化信号rst。该第一寄存链电路222还连接于第二寄存链电路224，向第二寄存链电路224灌入数据tdi促使第二寄存链电路224输出信号tdo。扫描链电路223分别连接于待测集成电路225，第二寄存链电路224，以及第一寄存链电路222。扫描链电路223接收第一寄存链电路222传过来的数据，在第一寄存链电路222传过来的数据催动下读取待测集成电路225内部逻辑关系，并将测试结果sdata1-sdatam输出至第二jtag寄存链电路224。此时，第一寄存链电路222向第二寄存链电路224灌入数据tdi促使第二寄存链电路224不断输出测试结果tdo至jtag接口221。

根据本发明的一实施例，对待测集成电路225进行扫描测试时，处理器210通过接口转换器230向jtag接口221传送的数据data包括了测试模式选择信号tms、测试时钟信号tck、测试重置信号trst，以及测试数据输入信号tdi。jtag接口221接收数据data，并将数据data中的测试数据输入信号tdi分配至第一寄存链电路222，输入信号tdi内还包含了模式控制信号mctr、时钟信号gclk和初始化信号rst，对待测集成电路225以及扫描链电路223进行设置及初始化。输入信号tdi内还包含了其他数据，催动扫描链电路223读取待测集成电路225的内部逻辑关系，并向第二jtag寄存链电路224传输扫描测试结果sdata1-sdatam。第二jtag寄存链电路224将扫描测试结果sdata1-sdatam顺序排列，并输出信号tdo至jtag接口221，在jtag接口221内部处理成最终输出信号tdol，该最终输出信号tdol再通过接口230传至处理器210。

图3是本发明一实施例所述的jtag接口221的示意图。如图3所示，jtag接口221包括测试存取端口控制器310、指令寄存译码器320、多个测试数据寄存器331-33n、第一多路选择器340以及第二多路选择器350。

如图3所示，jtag接口221包括的测试存取端口控制器310通过接口转换器230接收处理器210下发的测试模式选择信号tms，测试时钟信号tck，以及测试重置信号trst，输出对指令寄存译码器320的控制信号

ctrir，对多个测试数据寄存器331-33n的控制信号ctrdr，对第二多路选择器350的控制信号sel2，以及测试时钟信号tck。指令寄存译码器320分别耦接至测试存取端口控制器310，以及多个测试数据寄存器330。指令寄存译码器320接收测试存取端口控制器310发出的控制信号ctrir，在控制信号ctrir的控制下更新内部指令，发送使能信号en1-enn至多个测试数据寄存器331-33n，使能对应的测试数据寄存器。指令寄存译码器320还接受测试数据输入信号tdi并向第一多路选择器340输出选择控制信号sel1。多个测试数据寄存器331-33n分别耦接至测试存取端口控制器310，指令寄存译码器320，以及第一多路选择器340。处于使能状态的每个测试数据寄存器接收到测试存取端口控制器310下发的控制信号ctrdr，在该控制信号ctrdr的控制下接收，储存，并分配测试数据输入信号tdi至第一寄存链电路222，存储第二寄存链电路224回传过来的测试结果输出信号tdo，以及各自将测试结果输出信号tdo1-tdon输出至第一多路选择器340。第一多路选择器340分别耦接至指令寄存译码器320，多个测试数据寄存器331-33n，以及第二多路选择器350。第一多路选择器340在指令寄存译码器320下发的控制信号sel1的作用下选择信号tdo1-tdon中的一路tdox输出至第二多路选择器350。第二多路选择器350分别耦接至第一多路选择器340，指令寄存译码器320，测试存取端口控制器310，以及接口转换器230。第二多路选择器350在测试存取端口控制器310下发的控制信号sel2控制下，将第一多路选择器340输出的信号tdox，与指令寄存译码器320输出的测试数据输入信号tdi进行比较，过滤掉信号tdox中含有的信号tdi的数据，输出最终测试结果输出信号tdol，并通过接口转换器230回传至处理器210。

图4是本发明一实施例所述的第一jtag寄存链电路222的示意图。如图4所示，第一jtag寄存链电路222由多个串联的寄存器411-41n以及多个多路选择器421-42n组成。多个串联的寄存器依次相连，最前端的寄存器411接收测试数据输入信号tdi，依次向后续寄存器412-41n传输，并传送至多个多路选择器，最后一个寄存器41n将信号tdi输出至第二jtag寄存链电路224，促使第二jtag寄存链电路224输出测试结果输出信号tdo。每个多路选择器可以选择对应的串联寄存器的测试数据输入信号tdi或来自原集成电路自动测试系统之数据接口104的数据作为对扫描链电路223，以及对待测集成电路225的输出。根据本发明的一实施例，寄存器411-41n可以是d型触发器。

如图4所示，根据本发明的一实施例，当本发明所述之测试系统处于jtag模式，多个多路选择器421-42n选择将测试数据输入信号tdi传送给扫描链电路223以及待测集成电路225。当本发明所述之测试系统执行的扫描测试处于ate模式，多个多路选择器420选择自原集成电路自动测试系统之数据接口104获取的数据输出至扫描链电路223，以及待测集成电路225。

如图4所示，根据本发明的一实施例，某些寄存器需承载其他功能，例如，寄存器411与寄存器412接收到信号tdi所包含的模式控制信号mctr，此时寄存器411与寄存器412专用于存储对待测集成电路225的模式控制信号mctr，供多路选择器421与多路选择器422选择，此时多路选择器421还接收原集成电路自动测试系统之数据接口104传送过来的模式设置数据，当该扫描测试系统处于jtag模式，多路选择器421选择寄存器411传输过来的模式控制信号mctr输出至待测集成电路225，使待测集成电路225处于适合扫描测试的状态。同理，寄存器413专用于存储对扫描链电路223的时钟信号gclk，从而使扫描链电路上的各d型触发器为同一时钟信号所控。寄存器414专用于存储对扫描链电路223的初始化信号rst，在每次开始扫描测试前，初始化扫描链电路223的各寄存器内部数据。当然，承载上述其他功能的寄存器的数量以及功能并不指定与某一个或某几个，需视具体情况而定。多个串联的寄存器411-41n中，除了需要承载上述其他功能的寄存器外，其他寄存器用于存储信号tdi中的其他数据。对应的，多路选择器421-42n也就选择相应数据向下传输。

图5是本发明一实施例所述的扫描链电路223的示意图。如图5所示，扫描链电路223包括多个扫描链，且每条扫描链包括多个串联的扫描用d型触发器，下面以sdff表示，每个sdff皆连接于待测集成电路225需要检测逻辑关系之处，且每个sdff皆由时钟信号gclk所控制。每次扫描测试开始时，扫描链电路在初始化信号rst的作用下，将所有sdff锁存的数据置1或置0，再在图4所示之多路选择器输出之其他数据的催动下将自待测集成电路225获得的内部逻辑值，即测试结果sdata1-sdatam输出至第二jtag寄存链电路224。根据本发明的一实施例，测试结果sdata1-sdatam反映待测集成电路225内部的逻辑关系状况，例如是否有短路、断路、逻辑错误等等。根据本发明的另一实施例，图5所示之扫描链电路223也可直接取待测集成电路225本身所含d型触发器，结合多路选择器串联而成，因此，扫描链电路223可以内置于待测集成电路225。

图6是本发明一实施例所述的第二jtag寄存链电路224的示意图。如图6所示，第二jtag寄存链电路224由多个串联的寄存器以及多个多路选择器组成。

如图6所示，当该测试系统处于jtag模式，多个串联的寄存器611-61m依次相连，对应获取扫描链电路223的测试结果数据sdata1-sdatam，并在第一jtag寄存链电路222不停灌入数据tdi的驱动下，串行排列测试结果数据sdata1-sdatam并输出测试结果输出信号tdo至测试数据寄存器330。因为最末一个寄存器61m还接收到灌入的信号tdi，从而将输出测试结果输出信号tdo向寄存器611方向依次推送，所以除串行排列的测试结果数据sdata1-sdatam外，信号tdo中还夹杂着灌入的信号tdi。为保证信号tdi仅起到触发数据推送的作用，不影响输出测试结果输出信号tdo，根据本发明的一实施例，灌入的信号tdi带有一标志位，可以被jtag接口221中的第二多路选择器350识别进而判定无效。根据本发明的另一实施例，寄存器611-61m的个数为m，因此每读取m个数据后，jtag接口221中的第二多路选择器350抛弃1个灌入的信号tdi数据。根据本发明的另一实施例，jtag接口221中的第二多路选择器350直接比较信号tdo与信号tdi，过滤掉信号tdo中包含的tdi数据。根据本发明的一实施例，寄存器611-61m可以是d型触发器。

如图6所示，当该测试系统处于ate模式，由多个多路选择器621-62m选择将测试结果数据sdata1-sdatam直接并行输出至原集成电路自动测试系统之数据接口104。

根据本发明的实施例，该测试系统还包括控制器，便于用户选择该测试系统的操作模式，该控制器产生控制信号s，该控制信号s作用于第一寄存链电路222所含的n个多路选择器421-42n，以及第二寄存链电路224所含的m个多路选择器621-62m。当用户选择将该测试系统置于jtag模式，该控制信号s控制n个多路选择器421-42n选择将测试数据输入信号tdi传送给扫描链电路223以及待测集成电路225，该控制信号s还控制m个多路选择器621-62m处于失能状态。该控制器可以置于电路板220之上，也可以置于电路板220之外。

当用户选择将该测试系统置于ate模式，信号s控制n个多路选择器421-42n选择自原集成电路自动测试系统之数据接口104获取的数据输出至扫描链电路223，以及待测集成电路225，该信号s还致能m个多路选择器621-62m，使多路选择器621-62m获得扫描测试结果并传输给原集成电路自动测试系统之数据接口104。

根据本发明的一实施例，要满足各种待测集成电路的扫描测试需求，前述保留原集成电路自动测试系统之数据接口的电路板220可以扩展，即多个电路板220可以串接以支持大型待测集成电路的扫描测试。

根据本发明的一实施例，jtag接口221所包括的测试存取端口控制器310可以向第一jtag寄存链电路222以及第二jtag寄存链电路224输出测试时钟信号tck，该测试时钟信号tck作用于第一jtag寄存链电路222以及第二jtag寄存链电路224上的每一寄存器。

根据本发明的一实施例，第一jtag寄存链电路222以及第二jtag寄存链电路224中所含的多个串联的寄存器可以内置于jtag接口221所含的多个测试数据寄存器331-33n。

根据本发明的一实施例，也可以直接使用jtag接口221所包括的多个测试数据寄存器331-33n中的资源作为第一jtag寄存链电路222以及第二jtag寄存链电路224所含的串联的寄存器。

根据本发明的一实施例，jtag接口221接收测试结果信号tdo，过滤处理信号tdo中所含的tdi数据，得到信号tdol，并将信号tdol回传至处理器210。处理器210根据接收到的信号tdol判断待测集成电路225中是否发生故障，即内部是否有逻辑关系错误，例如短路、断路等，从而决定是否建立集成电路模型，还原故障点所在位置以供用户进行下一步处理。

图7是本发明一实施例所述的处理器210的示意图。如图7所示，处理器210包括定位模块701，模型生成模块703，以及人机交互界面705。

如图7所示，根据本发明的一实施例，如果待测集成电路225不存在故障，则判断待测集成电路225为合格电路。如果待测集成电路225存在故障，则由定位模块701实时获得信号tdol，确认无效的tdi信号数据全部滤除后，根据tdol的传送顺序溯源得出扫描链电路上每一sdff的坐标，并将该每一sdff的坐标实时传送至模型生成模块703。模型生成模块703根据定位模块701溯源的每一sdff的坐标实时仿真得到一待测集成电路内部逻辑关系立体模型，并在该立体模型上标注故障点位置，在人机交互界面705上直接向用户显示，由用户确定该内部逻辑关系错误的点是否方便修复。

综上所述，本发明所提出的测试系统，兼有ate测试与jtag测试两种模式，适应面更广。用户可以在待测集成电路较多或较大的时候，通过处理器，例如个人计算机，在任何地方直接对待测集成电路进行扫描测试，并利用生成的模型直观判断待测集成电路的状态。用户也可以在待测集成电路较少或较小的时候，直接使用ate测试系统完成对待测集成电路的全功能测试。

本说明书中所提到的「一实施例」或「实施例」，表示与实施例有关的所述特定的特征、结构、或特性是包含根据本发明的至少一个实施例中，但并不表示它们存在于每一个实施例中。因此，在本说明书中不同地方出现的「在一实施例中」或「在实施例中」词组并不必然表示本发明的相同实施例。

以上段落使用多种层面描述。显然的，本文的教导可以多种方式实现，而在范例中公开的任何特定架构或功能仅为代表性的状况。根据本文的教导，任何本领域技术人员应理解在本文公开的各层面可独立实施或两种以上的层面可以合并实施。

虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，应当可以作些许的更动与润饰，因此本发明的保护范围应当视所附权利要求所界定的为准。