专利名称：低压降稳压器的制作方法
技术领域：
本发明涉及一种采用极点分裂技术的低压降稳压器，更具体地讲，涉及 一种通过采用低输出阻抗的緩沖器来实现极点分裂的低压降稳压器。
背景技术：
DCZDC变换器已广泛应用于各种移动电子系统中，如移动通信终端、便 携式计算机、个人数字助理(PDA)等。而低压降(LDO)稳压器具有结构 简单、易集成、低噪声等优点，更容易集成在SOC (system on chip)内部， 从而可以提高产品的集成度，减少外部元件的使用。
图1示出了传统的低压降稳压器的电路图。如图1所示，低压降稳压器 电路主要由误差放大器AMP和PMOS驱动管构成。误差放大器的正向输入 端Vref端输入由带隙基准电路产生的电压基准输入，输出端驱动PMOS管。 Vout为低压降稳压器的输出端，其中，R^为负载电阻，Io为负载电流，Co 为输出电容，Resr为输出电容的串联寄生电阻。低压降稳压器的输出通过反 馈电路(即，Rl和R2)分压以后反馈到误差放大器的反向输入端，从而使 得低压降稳压器能够输出一个稳定的电压，满足等式(1)。
可以对图1中示出的低压降稳压器电路进行零极点分析，其中，输出电 容Co—般为外接瓷片电容，电容值通常取lpF到2.2|i:F。由于该电容将远远 大于误差放大器输出点上的电容，所以通常这一点成为输出主极点Pl。
=-^- ( 2 )U。
其中，为PMOS驱动管的输出阻抗。
低压降稳压器电路的第二主极点P2位于误差放大器的输出端，由误差放 大器的输出电阻&,和PMOS管的寄生电容C,，组成(第二主极点如等式(3) 所示)，其中，c'，包括PMOS管的栅极电容Cgs、 Cgb以及Cgd的米勒等效电容。<formula>formula see original document page 4</formula>
同时由于输出电容Co存在串联寄生电阻R ,,，因此低压降稳压器电路会 存在一个零点Z1，如等式(4)所示。
对低压降稳压器进行开环仿真，在A、 B点中间断开环路，从A点输入 交流信号，在B点检测环路的幅频特性和相频特性，可以得到环路的相位裕 度。可以得到如图2所示的幅频特性曲线。当串联寄生电阻R ,带来的零点 Zl的位置小于第二主极点P2的时候，零点Zl带来的90度相移抵消了第二 主极点P2带来的负90度相移。只要使得低压降稳压器电路的第三主极点P3 (该极点通常为误差放大器中的寄生极点， 一般远大于P2)小于环路的单位 增益带宽，就可以使得电路有较好的稳定性。
在上面的分析中，假设了零点Zl的频率低于第二主极点P2的频率，这 种情况下，只要使得低压降稳压器电路的第三主极点P3小于环路的单位增益 带宽，就可以使得电路有较好的稳定性。但是，在一些应用中，要求输出电 容Co值较小。同时，由于低压降稳压器的输出电容通常采用具有很好的滤波 特性和很低的串联寄生电阻的瓷片电容，而且瓷片电容的电容值和串联寄生 电阻的电阻值随工艺和温度会有很大的变化，因此某些情况下，可能使得串 联寄生电阻带来的零点Zl的频率很高。图3示出了在这种情况下的低压降稳 压器的频率特性。
如图3所示，当零点Zl与小于低压降稳压器电路的开环单位增益带宽 并且靠近低压降稳压器电路的第三主极点P3时，零点Zl将无法补偿第二主 极点P2的相移，从而低压降稳压器的稳定性将变差，输出电压可能会出现抖 动。因此，需要一种稳定性能够得到改善的低压降稳压器。
发明内容
在下面的描述中将部分地阐明本发明另外的方面和/或优点，通过描述， 其会变得更加清楚，或者通过实施本发明可以了解。
根据本发明的一方面，提供了一种低压降稳压器，包括误差放大器， 其正向输入端接基准电路产生的电压基准输出端；緩冲器，其正向输入端接 误差放大器的输出，反向输入端与输出端相连接，从而构成单位增益放大器(緩冲器)；PMOS驱动管，该管用来驱动输出电流，其栅极接緩冲器的输出 端，源极接输入电压，漏极接低压降稳压器的输出端；和反馈电路，用于检 测输出电压，将输出电压的一部分分压反馈到误差放大器的反向输入端。
在根据本发明的低压降稳压器中，误差放大器的输出端和PMOS管的栅 极之间中加入了 一个具有较低输出阻抗得到极点分裂效果的緩冲器，从而将 传统的低压降稳压器的第二主极点分裂为两个高频极点，实现了改善的相位 裕度，提高了整个环路的稳定性。
通过下面结合附图对实施例进行的描述，本发明的这些和Z或其他方面和 优点将会变得清楚和更易于理解，其中
图1示出了传统的低压降稳压器的电路图2示出了传统的低压降稳压器的幅频特性曲线的示图3示出了在特定情况下传统的低压降稳压器的频率特性；
图4示出了根据本发明实施例的低压降稳压器的电路图5示出了根据本发明实施例的緩冲器的电路图6示出了根据本发明实施例的低压降稳压器的零极点分析的示图7示出了根据本发明实施例的低压降稳压器的零极点分布的示图；和
图8示出'了根据本发明实施例的低压降稳压器的幅频特性曲线的示图。
具体实施例方式
现在对本发明实施例进行详细的描述，其示例表示在附图中，其中，相 同的标号始终表示相同部件。下面通过参照附图对实施例进行描述以解释本发明。
图4示出了根据本发明实施例的低压降稳压器的电路图。 参照图4，根据本发明的低压降稳压器包括误差放大器AMP、緩冲器、 PMOS驱动管和反馈电路(由电阻Rl和R2组成)，其中，緩冲器为由两级 运算放大器构成的单位增益放大器构成，其具有较低的输出阻抗，同时此两 级运算放大器的第二主极点远大于低压降稳压器的第二主极点。在图4所示 的低压降稳压器电路中，RL为负载电阻，Io为负载电流，Co为输出电容，
FU.为输出电容的串联寄生电阻。误差放大器的正向输入端V,.ef端输入由带隙基准电路产生的电压基准输入，误差放大器的输出端连接到緩沖器的输入端。
緩冲器的输出端连接到PMOS管的栅极，以驱动PMOS管。PMOS管的源极 接收输入电压，漏极输出低压降稳压器的输出电压。低压降稳压器的输出通 过反馈电阻Rl和R2分压以后反馈到误差放大器的反向输入端。
如图4所示，与传统的低压降稳压器相比，在根据本发明的低压降稳压 器的误差放大器AMP和PMOS驱动管中间加入了一个有较低输出阻抗的缓 沖器。由于緩冲器的输入电容远低于PMOS管的栅极寄生电容，并且其输出
阻抗也比较低(图中所示结构约为,其中为緩冲器的输入管的跨导，
S"川"。；
而r ,是緩冲器的输出阻抗)，因此将传统的低压降稳压器电路中原来的第二主
极点P2分裂为两个高频极点P2'和P2〃 (如图6所示)，从而改善了低压降稳 压器电路的相位裕度。
图5示出了根据本发明实施例的緩冲器的电路结构示意图，该缓沖器由 两级运算放大器连接成单位增益放大器构成。
参照图5中的(a),緩冲器的正向输入端￥||，连接到误差放大器AMP的 输出端，而输出端V喊连接到PMOS管的栅极并反馈回到緩沖器的反向输入 端。图5中的(b)示出了由两级运算反大器接成的緩冲器的详细电路图，其 中，偏置端Vb,asl、 Vb,as2的偏置电压可以由产生基准电压V^的基准电路产生。 由于本发明所使用的緩沖器是本领域通用的两级放大器，因此省略对其电路 的详细描述。
在下文中，将对根据本发明的低压降稳压器的零极点分析进行描述。 在低压降稳压器电路中，PMOS驱动管需要驱动较大的电流。因此PMOS 驱动管的尺寸较大， 一般输入电容会有几个到十个皮法(10pF)。而误差放大 器因为具有较高的增益，所以一般有一个较高的输出阻抗，大约为10k到 100kQ。因此，该点所形成的低压降稳压器的第二主极点会在数百kHz这个 数量级上。当输出的负载电容采用低串联电阻的电容时，电路中的零点频率 会非常高，从而使得系统无法稳定工作。而加入了具有低输出阻抗的緩冲器 以后(该緩冲器的第二主极点，即运算放大器的第二主极点很高，这里可以 视为低压降稳压器的第三主极点)，在如图6所示的緩冲器的输入节点A上， 电阻为误差放大器AMP的输出阻抗R^， 一般在10k^的数量级，寄生电容 Ca主要包括误差放大器的输出电容和緩冲器的输入电容， 一般在O.lpF左右；而在緩沖器的输出节点B上，电阻R。B为緩沖器的输出电阻，根据负反馈理 论可以得到该电阻约为~V ,该点寄生电容CB主要包括緩沖器的输出电容
和PMOS管的栅极电容Cgs、 Cgb和Cgd， 一般在几个到十个皮法U0pF)。由 此可知，在加入缓冲器之前，低压降稳压器中的误差放大器的输出端的极点 (即，第二主极点)如等式(4)所示
(4)
厂y j C /w
其中，《,为误差放大器AMP的输出阻抗，C，.为PMOS驱动管的柵极 电容， 一般在10pF这个数量级。因此，该极点的数量级在100kHz左右。
而在加入緩冲器之后，得到在误差放大器的输出端A的极点如等式(5)
所示
賊'^- ( 5 )
其中，C,包括误差放大器的输出电容和緩冲器的输入电容。由于没有了 PMOS驱动管的柵极寄生电容，所以C,会远小于C，.，从而使得该极点的数 量级为10MHz。
在緩冲器的输出端B点的极点如等式(6)所示
"2"义~i~ ( 6 )
其中，。为緩冲器的输出阻抗，C,主要为PMOS驱动管的栅极电容。由 于构成緩冲器的两级运算放大器具有较高的增益，使得^非常小(远远小于 误差放大器的输t^阻抗)，因此通常该极点的数量级在100MHz以上。
图7示出了根据本发明实施例的低压降稳压器的零极点分布的示图。如 图7所示，原来的第二主^l点P2分裂为两个新的高频极点，即P2'和P2〃。 图8示出了根据本发明实施例的低压降稳压器的幅频特性曲线的示图。如图 8所示，只要使得加入緩沖器的低压降稳压器电路的第二主极点P2'的位置大 于环路的单位增益带宽，或者使得极点P2'可以被电路的零点Zl所补偿，而 另一极点P2〃大于单位增益带宽，通过上面的分析和实际的电路仿真就可以 使得低压降稳压器的相位裕度得到改善。
综上所述，根据本发明实施例，通过在低压降稳压器电路的误差放大器 的输出端和PMOS驱动管的栅极之间中加入了一个具有低输出阻抗的緩冲 器，可以起到极点分裂效果，从而将原来的第二主极点变为两个高频极点。加入緩沖器之后，只要使得低压降稳压器电路的第二主极点P2'的位置大于环 路的单位增益带宽，或者使得极点P2'可以被电路的零点Zl所补偿，而另一 极点P2〃大于单位增益带宽，就可以起到很好地改善低压降稳压器的相位裕 度的效果。
虽然已经参照本发明的特定示例性实施例显示和描述了本发明，但是本 领域技术人员应该理解，在不脱离由权利要求及其等同物限定的本发明的精 神和范围的情况下，可在形式和细节上进行各种改变。
权利要求
1、一种低压降稳压器，包括误差放大器，其正向输入端接收由带隙基准电路产生的电压基准输入；缓冲器，其正向输入端接收误差放大器的输出，反向输入端与输出端相连接，具有低的输入电容和输出阻抗；PMOS管，其栅极接收缓冲器的输出，源极接收输入电压，并且漏极输出低压降稳压器的输出电压；和反馈电路，连接在误差放大器的正向端和PMOS管的漏极之间，用于对输出电压进行分压，以将分压的输出电压反馈到误差放大器的反向输入端。
2、 如权利要求1所述的低压降稳压器，其中，所述緩沖器的输出阻抗小 于所述误差放大器的输出阻抗。
3、 如权利要求2所述的低压降稳压器，其中，所述緩沖器的输入电容小 于所述PMOS管的寄生电容。
4、 如权利要求2所述的低压降稳压器，其中，所述緩沖器将误差放大器 输出端的主极点分裂为两个高频极点。
5、 如权利要求2所述的低压降稳压器，其中，所述緩冲器改善低压降稳 压器电路的相位裕度。
全文摘要
提供了一种低压降稳压器，包括误差放大器，其正向输入端接收由带隙基准电路产生的电压基准输入；缓冲器，其正向输入端接收误差放大器的输出，反向输入端与输出端相连接；PMOS管，其栅极接收缓冲器的输出，源极接收输入电压，并且漏极输出低压降稳压器的输出电压；和反馈电路，连接在误差放大器的正向端和PMOS管的漏极之间，用于对输出电压进行分压，以将分压的输出电压反馈到误差放大器的反向输入端。所述低压降稳压器通过采用一个低输出阻抗的缓冲器来实现极点分裂，很好地改善了低压降稳压器的相位裕度。
文档编号G05F1/56GK101634868SQ20081013001
公开日2010年1月27日 申请日期2008年7月23日 优先权日2008年7月23日
发明者彬 高 申请人:三星电子株式会社;三星半导体(中国)研究开发有限公司