电流沉负载电路及低压差线性稳压器的制作方法

本发明涉及半导体技术领域，尤其是一种电流沉负载电路及低压差线性稳压器。

背景技术：

近来，越来越多的场合需要使用LDO(低压差线性稳压器)给芯片供电。请参见附图1，图1示出了一种当前使用的LDO的结构示意图。所述传统的LDO包括：一带隙参考电路101、一放大器102、一第十二MOS晶体管M12、一第二电阻R2、一第三电阻R3以及一第一电容C1，其中，所述带隙参考电路101的输出端连接于所述放大器102的反相输入端，所述放大器102的输出端连接于所述第十二MOS晶体管M12的栅极，所述第十二MOS晶体管M12的源极连接于第二电压VDD，漏极连接于所述第二电阻R2的一端，所述第二电阻R2的另一端与所述第三电阻R3的一端串联于一第三节点，所述第三电阻R3的另一端接地，所述第三节点连接于所述放大器102的正相输入端，所述第一电容C1的一端连接于所述第十二MOS晶体管M12的漏极，另一端连接于地，所述第十二MOS晶体管M12漏极的输出电压为所述传统的LDO的输出电压VOUT1。

所述LDO的负载电流变化很快时，例如为1ns或者几个ns时，传统的LDO很难在如此短的时间内响应LDO输出电压的变化。这主要是因为LDO的环路带宽有限。当前的解决方案有：一种是用片外电容滤除纹波；另一种是用足够大的片内电容。无论哪一种都需要引入电容，如果不用电容来稳定LDO的输出电压，那么LDO的输出电压的纹波就会很大。

技术实现要素：

本发明的目的在于提供一种电流沉负载电路及低压差线性稳压器，以在不引入电容的基础上，降低LDO输出电压的纹波。

为了达到上述目的，本发明提供了一种电流沉负载电路，包括：一RC滤波电路、一第一电阻以及一第一MOS晶体管；其中，所述第一MOS晶体管的栅极连接于所述RC滤波电路的输出端，源极通过所述第一电阻接地，漏极连接于一第一电压。

优选的，在上述的电流沉负载电路中，所述RC滤波电路包括：一第二MOS晶体管、一第三MOS晶体管、一第四电阻、一第五MOS晶体管、一第五电阻、一第七MOS晶体管、一第二电容、一第三电容、一第十MOS晶体管以及一第十一MOS晶体管；

其中，所述第二MOS晶体管的栅极连接于所述第三MOS晶体管的栅极，源极连接于第二电压，所述第四电阻的一端和第五MOS晶体管的漏极连接于所述第二MOS晶体管的漏极，所述第四电阻的另一端和第五MOS晶体管的源极连接于一第一节点；

所述第五电阻的一端和第七MOS晶体管的源极连接于所述第一节点，所述第五电阻的另一端和第七MOS晶体管的漏极连接于所述第三MOS晶体管的漏极，所述第三MOS晶体管的源极接地；

所述第二电容的一端连接于所述第二电压，另一端和所述第三电容的一端连接于一第二节点，所述第三电容的另一端接地；

所述第十MOS晶体管的源极连接于所述第十一MOS晶体管的漏极，漏极连接于所述第二节点，所述第十一MOS晶体管的源极连接于所述第二电压；

所述第一节点和第二节点连接于所述第一MOS晶体管的栅极。

优选的，在上述的电流沉负载电路中，所述第四电阻和/或第五电阻为一MOS晶体管；其中，

当所述第四电阻为一第四MOS晶体管时，所述第四MOS晶体管的漏极和第五MOS晶体管的漏极连接于所述第二MOS晶体管的漏极，所述第四MOS晶体管的源极和第五MOS晶体管的源极连接于所述第一节点，所述第四MOS晶体管的栅极接地；

当所述第五电阻为一第六MOS晶体管时，所述第六MOS晶体管的源极和第七MOS晶体管的源极连接于所述第一节点，第六MOS晶体管的漏极和第七MOS晶体管的漏极连接于所述第三MOS晶体管的漏极，所述第六MOS晶体管的栅极连接于所述第二电压。

优选的，在上述的电流沉负载电路中，所述第二电容和/第三电容为一MOS晶体管；其中，

当所述第二电容为一第八MOS晶体管时，所述第八MOS晶体管的源极和漏极导通并连接于所述第二电压，栅极连接于所述第二节点；

当所述第三电容为一第九MOS晶体管时，所述第九MOS晶体管的源极和漏极导通并连接于地，栅极连接于所述第二节点。

优选的，在上述的电流沉负载电路中，一第一控制信号同时输入至所述第二MOS晶体管的栅极、第三MOS晶体管的栅极以及第十MOS晶体管的栅极。

优选的，在上述的电流沉负载电路中，一第二控制信号同时输入至所述第五MOS晶体管的栅极和第七MOS晶体管的栅极。

优选的，在上述的电流沉负载电路中，一标识信号输入至所述第十一MOS晶体管的栅极。

优选的，在上述的电流沉负载电路中，所述第二MOS晶体管、第五MOS晶体管、第十MOS晶体管以及第十一MOS晶体管均为P型MOS晶体管；所述第一MOS晶体管、第三MOS晶体管以及第七MOS晶体管均为N型MOS晶体管。

本发明还提供了一种低压差线性稳压器，包括：一如上所述的电流沉负载电路，所述电流沉负载电路并联于一负载的两端，所述负载的一端连接低压差线性稳压器的输出电压，另一端接地。

优选的，在上述的低压差线性稳压器中，还包括：一带隙参考电路、一放大器、一第十二MOS晶体管、一第二电阻、一第三电阻以及一第一电容，其中，所述带隙参考电路的输出端连接于所述放大器的反相输入端，所述放大器的输出端连接于所述第十二MOS晶体管的栅极，所述第十二MOS晶体管的源极连接于第二电压，漏极连接于所述第二电阻的一端，所述第二电阻的另一端与所述第三电阻的一端串联于一第三节点，所述第三电阻的另一端接地，所述第三节点连接于所述放大器的正相输入端，所述第一电容的一端连接于所述第十二MOS晶体管M12的漏极，另一端连接于地；所述负载的一端连接所述第十二MOS晶体管的漏极，所述第十二MOS晶体管漏极的输出电压为所述低压差线性稳压器的输出电压。

在本发明提供的电流沉负载电路和低压差线性稳压器中，当所述低压差线性滤波器在进行模式切换时，利用所述电流沉负载电路来降低所述低压差线性滤波器总的负载电流的频率，使得所述低压差线性稳压器来得及响应，同时也不会浪费过多的电流，节约功耗。

附图说明

图1为一种传统的LDO的结构示意图；

图2为本发明实施例中LDO的结构示意图；

图3为本发明实施例中电流沉负载电路的结构示意图；

图4为本发明又一实施例中电流沉负载电路的结构示意图；

图5为负载电流ILOAD是随时间的变化示意图；

图6a、图6b以及图6c为ICS随时间的变化示意图；

图7为负载电流ILOAD、ICS以及总的负载电流(ILOAD+ICS)随时间的变化示意图；

图8为第一控制信号和第二控制信号长空闲模式下的波形图；

图中：101-带隙参考电流；102-运算放大器；

201-带隙参考电流；202-运算放大器；203-电流沉负载电路；204-负载；2031-RC滤波电路。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明实施例提供了一种低压差线性稳压器(LDO)，请参见附图2，图2示出了本发明实施例中提供的低压差线性稳压器的结构示意图。所述低压差线性稳压器包括一电流沉负载电路，所述电流沉负载电路并联于是负载的两端，所述负载的一端连接所述低压差线性稳压器的输出电压，另一端接地。即所述电流沉负载电路的一端也连接于所述低压差线性稳压器的输出电压，另一端接地。

在本发明实施例中，所述低压差线性稳压器包括：一带隙参考电路201、一放大器202、一第十二MOS晶体管M12、一第二电阻R2、一第三电阻R3、一第一电容C1以及一电流沉负载电路203。其中，所述带隙参考电路201的输出端连接于所述放大器202的反相输入端，为所述低压差线性稳压器提供其需要的偏置电压VREF。所述放大器202的输出端连接于所述第十二MOS晶体管M12的栅极，所述第十二MOS晶体管M12的源极连接于第二电压VDD，漏极连接于所述第二电阻R2的一端，所述第二电阻R2的另一端与所述第三电阻R3的一端串联于一第三节点，所述第三电阻R3的另一端接地，所述第三节点连接于所述放大器202的正相输入端，所述第一电容C1的一端连接于所述第十二MOS晶体管M12的漏极，另一端接地。所述电流沉负载电路203并联于一负载204的两端，所述负载204的一端连接于所述第十二MOS晶体管M12的漏极，另一端接地。所述第十二MOS晶体管漏极M12的输出电压即为所述低压差线性稳压器的输出电压VOUT。

其中，所述运算放大器202、第十二MOS晶体管M12、第二电阻R2以及第三电阻R3构成一放大反馈环路，该放大反馈环路将所述低压差线性稳压器的输出电压VOUT稳定在VREF*(1+R2/R3)。附图2中的ILOAD表示流经所述负载204的电流，即负载电流。ICS为流经所述电流沉负载电路203的电流。

在本发明的其他实施例中，所述低压差线性稳压器并不仅仅限于上述的结构，还可以是其他结构，只要保证所述电流沉负载电路和所述低压差线性稳压器的负载并联即可，以达到利用所述电流沉负载电路来降低所述低压差线性滤波器总的负载电流的频率的目的。

如图3所示，图3示出了本发明一实施例中的电流沉负载电路的结构示意图。所述电流沉负载电路203包括：一RC滤波电路2031、一第一电阻R1以及一第一MOS晶体管M1；其中，所述第一MOS晶体管M1的栅极连接于所述RC滤波电路2031的输出端，源极通过所述第一电阻R1接地，漏极连接于所述第一电压。所述第一电压即为所述第十二MOS晶体管漏极M12的输出电压，也就是所述低压差线性稳压器的输出电压VOUT。

其中，所述RC滤波电路2031包括：一第二MOS晶体管M2、一第三MOS晶体管M3、一第四第四电阻R4、一第五MOS晶体管M5、一第五电阻R5、一第七MOS晶体管M7、一第二电容C2、一第三电容C3、一第十MOS晶体管M10以及一第十一MOS晶体管M11。

具体的，请参见附图3，图3示出了本发明一实施例中的电流沉负载电路的结构示意图。所述第二MOS晶体管M2的栅极连接于所述第三MOS晶体管M3的栅极，源极连接于第二电压VDD，所述第四电阻R4的一端和第五MOS晶体管M5的漏极连接于所述第二MOS晶体管M2的漏极，所述第四电阻R4的另一端和第五MOS晶体管M5的源极连接于一第一节点A；所述第五电阻R5的一端和第七MOS晶体管M7的源极连接于所述第一节点A，第五电阻R5的另一端和第七MOS晶体管M7的漏极连接于所述第三MOS晶体管M3的漏极，所述第三MOS晶体管M3的源极接地；所述第二电容C2的一端连接于所述第二电压VDD，另一端和所述第三电容C3的一端连接于一第二节点B，所述第三电容C3的另一端连接于地；所述第十MOS晶体管M10的源极连接于所述第十一MOS晶体管，M11的漏极，漏极连接于所述第二节点B，所述第十一MOS晶体管M11的源极连接于所述第二电压VDD；所述第一节点A和第二节点B连接于所述第一MOS晶体管M1的栅极。

所述第一MOS晶体管M1、第三MOS晶体管M3、第七MOS晶体管M7以及均为N型MOS晶体管为N型MOS晶体管。所述第二MOS晶体管M2、第五MOS晶体管M5、第十MOS晶体管M10以及第十一MOS晶体管M11均为P型MOS晶体管。进一步的，所述第四MOS晶体管M4和第六MOS晶体管M6为MOS电阻，所述第八MOS晶体管M8和第九MOS晶体管M9为MOS电容。

所述第四电容R4和第五电阻R5可以是MOS晶体管电阻也可以是多晶硅电阻。同样的所述第二电容C2和第三电容C3可以是MOS晶体管电容也可以是多晶硅电容，在此不再一一赘述。

进一步的，所述第四电阻R4和第五电阻R5可以是相同形式的电阻，例如所述第四电阻R4和第五电阻R5可以同时是MOS晶体管电阻，也可以同时是多晶硅电阻，还可以同时是其他形式的电阻。同理，所述第四电阻R4和第五电阻R5也可以是两种不同形式的电阻，例如所述第四电阻R4为一种形式的电阻，而所述第五电阻R5为另一种形式的电阻。进一步的，例如，所述第四电阻R4为MOS晶体管电阻，而所述第五电阻R5为多晶硅电阻。或者，所述第四电阻R4为多晶硅电阻，而所述第五电阻R5为MOS晶体管电阻。

当所述第四电阻R4为一MOS晶体管电阻时，例如，所述第四电阻R4为一第四MOS晶体管M4时，所述第四MOS晶体管M4为一P型MOS晶体管。且所述第四MOS晶体管M4的漏极和第五MOS晶体管M5的漏极连接于所述第二MOS晶体管M2的漏极，所述第四MOS晶体管M4的源极和第五MOS晶体管M5的源极连接于所述第一节点，所述第四MOS晶体管M4的栅极接地。

当所述第五电阻R5为一MOS晶体管电阻时，例如，所述第五电阻R5为一第六MOS晶体管M6时，所述第六MOS晶体管M6为一N型MOS晶体管。所述第六MOS晶体管M6的源极和第七MOS晶体管M7的源极连接于所述第一节点A，第六MOS晶体管M6的漏极和第七MOS晶体管M7的漏极连接于所述第三MOS晶体管M3的漏极，所述第六MOS晶体管M6的栅极连接于所述第二电压VDD。

所述第二电容C2和第三电容C3可以是MOS晶体管电容，也可以是多晶硅电容，还可以是其他形式的电容。所述第二电容C2和第三电容C3可以是形式相同的电容，也可以是形式不同的电容。例如，所述第二电容C2和第三电容C3可以同时都是MOS晶体管电容，也可以同时是多晶硅电容。也可以是，所述第二电容C2为一种形式的电容，而所述第三电容C3是另一种形式的电容。比如，所述第二电容C2为一MOS晶体管电容，而所述第三电容C3为另一种形式的电容，例如多晶硅电容。也可以是所述第二电容C2为一多晶硅电容，而所述第三电容C3为一MOS晶体管电容。

当所述第二电容C2为一MOS晶体管电容时，例如为一第八MOS晶体管M8时，第八MOS晶体管M8为一P型MOS晶体管。进一步的，所述第八MOS晶体管M8的源极和漏极导通并连接于所述第二电压VDD，栅极连接于所述第二节点B。

当所述第三电容C3为一MOS晶体管电容时，例如为一第九MOS晶体管M9时，所述第九MOS晶体管M9为一N型MOS晶体管。进一步的，所述第九MOS晶体管M9的源极和漏极导通并连接于地，栅极连接于所述第二节点B。

图4为示出了发明又一实施例中电流沉负载电路的结构示意图。此时，所述第四电阻R4、第五电阻R5、第二电容C2以及第三电容C3均为MOS晶体管。具体的连接方式如图4所示。

其中，所述第四MOS晶体管M4的漏极和第五MOS晶体管M5的漏极连接于所述第二MOS晶体管M2的漏极，所述第四MOS晶体管M4的源极和第五MOS晶体管M5的源极连接于所述第一节点，所述第四MOS晶体管M4的栅极接地。所述第六MOS晶体管M6的源极和第七MOS晶体管M7的源极连接于所述第一节点A，第六MOS晶体管M6的漏极和第七MOS晶体管M7的漏极连接于所述第三MOS晶体管M3的漏极，所述第六MOS晶体管M6的栅极连接于所述第二电压VDD。所述第八MOS晶体管M8的源极和漏极导通并连接于所述第二电压VDD，栅极连接于所述第二节点B。所述第九MOS晶体管M9的源极和漏极导通并连接于地，栅极连接于所述第二节点B。

一第一控制信号in1同时输入至所述第二MOS晶体管M2的栅极、第三MOS晶体管M3的栅极以及第十MOS晶体管M10的栅极。一第二控制信号in2同时输入至所述第五MOS晶体管M5的栅极和第七MOS晶体管M7的栅极.。一标识信号flag_longblank输入至所述第十一MOS晶体管M11的栅极。

所述第一控制信号in1和第二控制信号in2由一些简单逻辑组合而成，波形如图8所示，图8示出了本发明实施例中第一控制信号in1和第二控制信号in2在长空闲模式下的波形图。其中，hs_en为所述负载204的高速模式使能信号，hs_pre为所述负载204的高速模式的提前信号，一般的，he_pre比hs_en早Tre，其中，Tre应大于低压差线性稳压器LDO的反应时间。具体而言，Tre＞1/(2*π*BW)，BW为低压差线性稳压器LDO的响应带宽，1/(2*π*BW)即为所述低压差线性稳压器的反应时间。

其中，In2＝hs_en|hs_pre，in1＝hs_en⊙in2_dealy，in2_dealy为in2延迟一定时间后的波形，在本实施例中的附图8中是为延迟5ns后的波形，在本发明的其他实施例中，所延迟的时间可以根据需要进行自行设定，例如可以是延迟2ns、4ns、6ns、7ns以及8ns等其他的时间，在此不再一一赘述。即所述第二控制信号in2是所述高速模式使能信号hs_en与高速模式的提前信号hs_pre进行或运算的计算结果，而所述第一控制信号in1是所述高速模式使能信号hs_en与in2_dealy进行同或运算的计算结果。然后再利用所述高速模式使能信号hs_pre的上升沿对所述高速模式使能信号hs_en进行采样后再取反便得到所述标识信号flag_longblank。

所述负载电流ILOAD是随时间变化的，其随时间的变化如图5所示。当所述低压差线性稳压器处于高速模式(HS)下时，所述负载电流ILOAD大；当所述低压差线性稳压器处于空闲模式(LP)下时，所述负载电流ILOAD小。当低压差线性稳压器需要在两个模式之间切换时，该切换通常是在一两个纳秒之内完成的，当前常使用的的低压差线性稳压器LDO根本来不及做出响应，而所述电流沉负载电路203用于提供一个电流沉负载，使得(ILOAD+ICS)的幅值和频率的变化均维持在一定的范围内，特别是频率的变化维持在一定的范围内，使得本方案中的低压差线性稳压器能够有足够的时间进行相应。

具体的，根据空闲模式持续的时间的不同可以将空闲模式划分为三种：长空闲模式(long blanking mode)，中等空闲模式(medium blamking mode)和短空闲模式(short blank mode)。所述长空闲模式是指低功耗模式持续的时间大于2*Tre，所述中等空闲模式是指低功耗模式持续的时间小于2*Tre，同时大于Tre。所述短空闲模式是指低功耗模式持续的时间小于Tre。其中，Tre大于低压差线性稳压器LDO的反应时间，Tre＞1/(2*π*BW)，BW为低压差线性稳压器LDO的响应带宽，1/(2*π*BW)即为所述1/(2*π*BW)LDO的反应时间。

针对三种不同的空闲模式，ICS随时间变化的形式也是不同的。具体的，请参见附图6a、图6b以及图6c，图6a为长空闲模式下ICS的变化形式；图6b为中等空闲模式下ICS的变化形式；图6c为短空闲模式下ICS的变化形式。这三种模式下的ICS的变化形式可以通过调整所述标识信号来实现。当所述标识信号flag_longblank为1时，所述低压差线性稳压器处于长空闲模式，所述第十一MOS晶体管M11关闭，所述ICS的变化形式如图6a所示。当所述标识信号flag_longblank为0时，所述低压差线性稳压器处于中等空闲模式或短空闲模式，所述第十一MOS晶体管M11打开，所述ICS的变化形式如图6b或图6c所示。这样，总的负载电流(ILOAD+ICS)的幅度和频率即可维持在一定的范围之内，使得所述低压差线性稳压器来得及响应，同时也不会浪费过多的电流，节约功耗。总的负载电流(ILOAD+ICS)随时间的变化如图7所示。由图中可以看出，所述低压差线性稳压器在模式切换时总的负载电流(ILOAD+ICS)的频率控制在一定的范围之内，使得所述低压差线性稳压器具有一定的响应时间。

具体的工作原理，请参见附图7。当所述低压差线性稳压器处于长空闲模式时，所述标识信号flag_longblank为1，结合图7可以看出，当hs_en由高变低时，所述第一控制信号in1也由高变低，所述第二MOS晶体管M2导通，此时所述第二控制信号in2为低，因此，所述第五MOS晶体管M5导通，所述第一MOS晶体管M1的栅极电压被迅速拉高，从而导致所述第一MOS晶体管M1导通，从所述第一MOS晶体管M1的漏极抽取电流ICS。持续大约几个纳秒以后，所述第一控制信号in1变高，所述第二MOS晶体管M2关闭，所述第三MOS晶体管M3导通，所述第三MOS晶体管M3通过所述第九MOS晶体管M9向所述第二节点B慢慢放电，导致所述第二节点B的电压逐渐降低，从而使得所述第一MOS晶体管M1的漏极电路ICS逐渐减小。

进一步的，当hs-pre由低变高时，所述第一控制信号in1变低，所述第二控制信号in2变高，所述第二MOS晶体管M2导通，所述第三MOS晶体管M3关闭，所述第五MOS晶体管M5关闭。所述第二MOS晶体管M2通过所述第四MOS晶体管M4向所述第二节点B慢慢充电，导致所述第二节点B的电压逐渐升高，从而使得所述第一MOS晶体管M1漏极的电流ICS逐渐增大。

更进一步的，当hs_en由低变高时，所述第一控制信号in2变高，第二控制信号in2变低，所述第三MOS晶体管M3导通，所述第七MOS晶体管M7导通，所述第二MOS晶体管M2关闭，所述第三MOS晶体管M3通过所述第七MOS晶体管M7向所述第二节点B快速放电，导致所述第二节点B的电压迅速降低，从而使得所述第一MOS晶体管M1漏极的电流ICS为0。

当所述低压差线性稳压器处于中等空闲模式时，所述标识信号flag_longblank为1，结合图7。其工作原理与所述低压差线性稳压器处于长空闲模式时的工作原理相同，其不同仅在于其hs_en为0的时间较短，所述第一MOS晶体管M1漏极的电流ICS来不及降到0就会逐渐上升。

当所述低压差线性稳压器处于短空闲模式时，所述标识信号flag_longblank为0，所述第二控制信号in2为高，即in2＝1，当hs_en由高变低时，所述第一控制信号也由高变低，所述第二MOS晶体管M2导通，所述第十MOS晶体管M10导通，所述第十一MOS晶体管M11导通，所述第十MOS晶体管M10和第十一MOS晶体管M11向所述第二节点快速充电，所述第一MOS晶体管M1导通。当hs_en由低变高时，所述第一控制信号in1变高，所述第三MOS晶体管M3导通，第七MOS晶体管M7导通，所述第二MOS晶体管M2关闭，所述第十MOS晶体管M10关闭，所述第三MOS晶体管M3通过所述第七MOS晶体管M7向第二节点B快速放电，导致所述第二节点B的电压迅速降低，从而使得所述第一MOS晶体管M1的漏极电流ICS变为0。

综上，在本发明实施例提供的电流沉负载电路和低压差线性稳压器中，当所述低压差线性滤波器在进行模式切换时，利用所述电流沉负载电路来降低所述低压差线性滤波器总的负载电流的频率，使得所述低压差线性稳压器来得及响应，同时也不会浪费过多的电流，节约功耗。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。