专利名称：具有加速模式的寄存器控制的延迟锁定回路的制作方法
技术领域：
本发明涉及一种半导体电路技术，更特别的，涉及一种具有加速模式的寄存器控制的延迟锁定回路(DLL)。
背景技术：
一般而言，将系统或电路的时钟信号用作用于同步执行定时和保证无误差高速作业的参考量。当在内部电路中使用外部电路的外部时钟信号时，会因为外部时钟信号与内部时钟信号之间的定时间隙而从内部电路产生时钟信号歪斜。延迟锁定回路(以下称为DLL)补偿时钟信号歪斜，以使内部时钟信号的相位等于外部时钟信号的相位。
除此之外，由于DLL与相位锁定回路(以下称为PLL)相比具有不易受到噪声影响的优点，因而被广泛地用于包含双数据速率同步动态随机存取存储器(DDR SDRAM)的同步半导体存储器器件。在各种类型的DLL中，一般最常使用的是寄存器控制的DLL。
同步半导体存储器器件中的寄存器控制的DLL通过在接收外部时钟信号之后前反映(fore-reflecting)负延迟并补偿数据和时钟信号路径的延迟数值，来使数据输出与外部时钟信号同步。
图1是显示DDR SDRAM中的传统寄存器控制的DLL的方块图。该寄存器控制的DLL使用由第一和第二时钟信号输入缓冲器11和12输出的无延迟输入时钟信号fclk和rclk。在对副外部时钟信号/CLK进行缓冲之后，第一时钟信号输入缓冲器11产生与副外部时钟信号/CLK的上升沿以及外部时钟信号CLK的下降沿同步的无延迟输入时钟信号fclk。第二时钟信号输入缓冲器12在对副外部时钟信号/CLK进行缓冲之后，产生与外部时钟信号CLK的上升沿同步的无延迟输入时钟信号rclk。
如图所示，根据现有技术的传统寄存器控制的DLL包含时钟信号分割器13、第一延迟线14、第二延迟线15、第三延迟线16、移位寄存器22、第一DLL驱动器17、第二DLL驱动器18、延迟模型19、相位比较器20、移位寄存器控制器21。
时钟信号分割器13输出延迟监控时钟信号fb_div和参考时钟信号ref，用1/M去除无延迟输入时钟信号rclk，其中M是一正的常量。本例中，M＝8。第一延迟线14、第二延迟线15和第三延迟线16接收两个无延迟输入时钟信号fclk和rclk以及延迟监控时钟信号fb_div。移位寄存器22确定第一到第三延迟线14、15和16的延迟数值。第一DLL驱动器17在接收第一延迟线14的输出fclk_dl之后产生第一DLL时钟信号fclk_dll。假如该延迟被锁定，则第二DLL驱动器18在接收第二延迟线15的输出rclk_dl之后产生第二DLL时钟信号rclk_dll。该延迟模型19在接收到来自第三延迟线16的输出之后，反映实际时钟信号和数据路径的延迟数值。相位比较器20会将来自延迟模型19的输出fb_dm的相位与参考时钟信号ref的相位作比较。移位寄存器控制器21响应来自于相位比较器20的输出，管理移位寄存器22的移位方向。
这里，将简略地说明包含上述元件的寄存器控制的DLL的执行。
首先，时钟信号分割器13通过将无延迟输入时钟信号rclk除以1/M而产生出参考时钟信号ref和延迟监控时钟信号fb_div，所述参考时钟信号ref和延迟监控时钟信号fb_div在外部时钟信号CLK的每M次定时上同步一次。参考时钟信号ref具有与延迟监控时钟信号fb_div相反的相位。
对执行的起始而言，延迟监控时钟信号fb_div在通过第三延迟线16的延迟元件单元之后，由延迟模型19以预定的延迟数值输出。
与此同时，相位比较器20将参考时钟信号ref的上升沿与延迟模型19的输出时钟信号fb_dm的上升沿作比较，并且移位寄存器控制器21输出诸如向右移位SR及向左移位SL之类的移位控制信号，以便响应于相位比较器20的输出来控制移位寄存器22的移位方向。
移位寄存器22响应于移位控制信号SR和SL，通过激活包含第一、第二和第三延迟线14、15和16的多个延迟单元中的一个延迟单元，来确定第一、第二和第三延迟线14、15和16的延迟数值。此时，假如SR被激活则将移位寄存器22的数值向右移位，另一方面假如SL被激活，则将移位寄存器22的数值向左移位。
在那之后，在将参考时钟信号ref与其延迟数值受到限制的延迟模型19的输出时钟信号fb_dm作比较时，则在两个时钟信号ref与fb_dm之间存在最小跳动的定时上，确定对延迟进行锁定。在那时，激活第一和第二DLL驱动器17和18，以便输出分别含有副外部时钟信号/CLK和外部时钟信号CLK的DLL时钟信号fclk_dl和rclk_dl。
由于寄存器控制的DLL按照上述方式需要相当的时间来使相位锁定，因而其采用加速模式。在加速模式中，即在无延迟输入时钟信号在芯片被初始化之后与外部时钟信号呈同步的状态中，DLL电路通过使用各延迟线的延迟数值来减小这两个时钟信号之间的相位差。无延迟输入时钟信号与外部时钟信号之间的相位差越大，则各延迟线的延迟数值增加得越多。
图2是另一包括在DDR SDRAM中的具有加速模式的传统寄存器控制的DLL的方块图。
DDR SDRAM的传统寄存器控制的DLL包含第一输入缓冲器31和第二输入缓冲器32、第一DLL驱动器37和第二DLL驱动器38、以及延迟模型39。这些元件与如图1所示的传统寄存器控制的DLL中的元件相似。
如图2所示的寄存器控制的DLL进一步包含第一相位比较器40和第二相位比较器44。第一相位比较器40像图1中的相位比较器20一样接收延迟模型39的输出时钟信号fb_dm和参考时钟信号ref，而该第二相位比较器44则接收参考时钟信号ref和延迟逻辑电路43的输出时钟信号fbclk_dly，其将延迟模型39的输出时钟信号fb_dm延迟预定的时间N×unit_delay(单元延迟)。此处，N是一大于2的正整数，而unit_delay是包含在第一到第三延迟线34、35和36中的延迟元件单元的延迟数值。即，N×unit_delay是N个延迟元件单位的延迟数值。
移位寄存器控制器41接收第一相位比较器40的输出pd1和第二相位比较器44的输出ac_enz。移位寄存器42接收从移位寄存器控制器41输出的移位控制信号SR和SL。
图3是显示如图2中所示的寄存器控制的DLL的操作时序的图。在初始执行时，如果参考时钟信号ref与延迟模型39的输出时钟信号fb_dm之间的相位差Td大于延迟逻辑电路43的延迟时间N×unit_delay，则第一相位比较器40的输出pd1及第二相位比较器44的输出ac_enz会变低。于是，如果从相位比较器44输出的加速模式允许信号ac_enz被激活，则移位寄存器控制器41允许在加速模式下操作移位寄存器42。
作为参考，如果提供到输入端的信号的相位比提供到参考端的信号的相位要快，则第一相位比较器40和第二相位比较器44会将提供到参考端的信号的上升沿与提供到输入端的信号的上升沿作比较，以输出逻辑低信号。否则，第一相位比较器40和第二相位比较器44会输出逻辑高信号。
与此同时，假如执行了一次加速模式，则参考时钟信号ref和延迟模型39的输出时钟信号fb_dm之间的相位差Td减小。在那时，如果相位差Td大于延迟逻辑电路43的延迟时间N×unit_delay，则通过激活加速模式允许信号来再次执行加速模式。否则，通过禁止加速模式允许信号ac_enz来终止加速模式，并由第一相位比较器40的输出pd1执行正常模式。
但是，在现有技术中，存在这样的问题不仅向第一相位比较器40和第二相位比较器44的输入时钟信号提供无延迟输入时钟信号rclk，还提供将无延迟输入时钟信号rclk除以1/M的参考时钟信号ref。
虽然，在此例中，容易控制半导体存储器器件并通过利用诸如参考时钟信号ref的分割时钟信号减少电流消耗，然而随着存储器器件的执行速度的增加会需要多种必须的定时规格(timing specification)，从而会减低执行的准确度且执行变得更为复杂。
发明内容
因此，本发明的目的在于提供一种具有加速模式的寄存器控制的延迟锁定回路，以改善对应于半导体存储器器件的操作速率增加的准确度。
根据本发明的一个方面，提供一种寄存器控制的延迟锁定回路，其包含一延迟线，具有多个用于延迟无延迟输入时钟信号的延迟元件单元；一延迟模型，用于反映与通过延迟线的无延迟输入时钟信号的实际时钟信号路径有关的延迟条件；一延迟单元，用于将延迟模型的输出信号延迟恒定的时间；一第一相位比较器，用于将从延迟模型提供的输出信号的相位与无延迟输入时钟信号的相位作比较；一第二相位比较器，用于将延迟单元的输出信号的相位与无延迟输入时钟信号的相位作比较；一模式决定单元，用于响应于第一和第二相位比较器的输出信号来确定加速模式的连续执行或终止；一移位寄存器控制单元，用于响应于第一相位比较器和模式决定单元的输出信号而输出左移信号、右移信号及加速移位信号；以及一移位寄存器，用于响应于移位寄存器控制器单元的输出信号而控制延迟线的延迟数值。
从下面结合附图的描述和优选实施例中，本发明的上述及其他目的、特征、及优点将会变得更加明显。
图1是双数据速率同步动态随机存取存储器(DDR SDRAM)的传统寄存器控制的延迟锁定回路DLL的方块图；图2是另一种在DDR SDRAM中包含的具有加速模式的传统寄存器控制的延迟锁定回路DLL的方块图；图3是显示如图2所示的寄存器控制的DLL的操作时序的图。
图4是根据本发明优选实施例的、在DDR SDRAM中包含的具有加速模式的寄存器控制的DLL的方块图；图5是显示如图4所示的寄存器控制的DLL的操作时序的图；图6是如图4所示的移位寄存器和第二延迟线的电路图；图7A和7B是在终止加速模式的情况下第一和第二相位比较器的时序图；图8显示了确定如图4所示的延迟逻辑电路中延迟数值的N值范围的时序图；图9是显示根据本发明另一实施例的具有加速模式的寄存器控制的DLL的方块图。
具体实施例方式
本发明涉及一种用于控制加速模式的方法，其中使用的技术不使用提供给相位比较器并通过使用相位比较器来对他们进行相互比较的两个时钟信号。
本发明使用无延迟输入时钟信号作为时钟信号源。第一相位比较器将无延迟输入时钟信号与来自延迟模型的输出作比较，第二相位比较器将无延迟输入时钟信号与从延迟逻辑电路输出的时钟信号作比较。第一和第二相位比较器的输出确定在模式决定逻辑电路上是否执行了加速模式。重要的是，通过在加速模式中进行该操作，N个延迟元件单元立即在移位寄存器中跳转并移位，并且移位的延迟数值必须与延迟逻辑电路的延迟数值N×unit_delay相同。
以下将参照附图详细说明根据本发明的半导体存储器器件。
图4是显示根据本发明优选实施例的双数据速率同步动态随机存取存储器(DDR SDRAM)中包含的具有加速模式的寄存器控制的DLL的方块图。
如图所示，寄存器控制的DLL使用从第一时钟信号输入缓冲器51和第二时钟信号输入缓冲器52输出的第一无延迟输入时钟信号fclk和第二无延迟输入时钟信号rclk。在对副外部时钟信号/CLK进行缓冲之后，第一时钟信号输入缓冲器51产生与副外部时钟信号/CLK的上升沿，即外部时钟信号CLK的下降沿同步的无延迟输入时钟信号fclk。第二时钟信号输入缓冲器52对外部时钟信号CLK进行缓冲，并使第二无延迟输入时钟信号rclk与副外部时钟信号/CLK的上升沿同步。
根据本发明的寄存器控制的DLL包含第一延迟线54、第二延迟线55、移位寄存器62、第一DLL驱动器57、第二DLL驱动器58、延迟模型59、第一相位比较器60、第二相位比较器64、模式决定逻辑电路65、和移位寄存器控制器61。
第一延迟线54接收第一无延迟输入时钟信号fclk，第二延迟线55则接收第二无延迟输入时钟信号rclk。移位寄存器62确定第一延迟线54和第二延迟线55的延迟数值。第一DLL驱动器57在接收第一延迟线54的输出fclk_dl之后，产生第一DLL时钟信号fclk_dll。假如延迟数值被锁定，则第二DLL驱动器58在接收第二延迟线55的输出rclk_dl之后，产生第二DLL时钟信号rclk_dll。延迟模型59用于在接收第二延迟线55的输出rclk_dl之后，反映时钟信号路径和数据路径的延迟数值。延迟逻辑电路63将延迟模型59的输出fb_dm延迟N×unit_delay。第一相位比较器60将延迟模型59的输出fb_dm的相位与该第二无延迟输入时钟信号rclk的相位作比较。第二相位比较器64将第二无延迟输入时钟信号rclk的相位与延迟逻辑电路63的输出fbclk_dly的相位作比较。模式决定逻辑电路65响应于第一相位比较器60和第二相位比较器64的输出确定是否处理了加速模式。移位寄存器控制器61响应于第一相位比较器60和模式决定逻辑电路65的输出管理移位寄存器62的移位模式。
如图4所示，根据本发明优选实施例的寄存器控制的DLL具有两个相位比较器60和64。第一相位比较器60和第二相位比较器64直接在参考端上接收第二无延迟输入时钟信号rclk。将延迟模型的输出fb_dm输入到第一相位比较器60，同时将延迟逻辑电路63的输出fbclk_dly输入到第二相位比较器64上。延迟逻辑电路63的延迟数值是N×unit_delay。其中unit_delay是指延迟线54和55中所包含的延迟元件单元的延迟数值。
此外，根据本发明的寄存器控制的DLL将第二无延迟输入时钟信号rclk用作用于产生DLL时钟信号的时钟信号。
第一相位比较器60将第二无延迟输入时钟信号rclk的相位与延迟模型59的输出fb_dm的相位作比较。第二相位比较器64用于捕获第二无延迟输入时钟信号rclk与将延迟模型59的输出fb_dm延迟了延迟线54和55的延迟数值N×unit_delay的信号之间的相位差。
模式决定逻辑电路65接收两个相位比较器60和64的输出pd1和pd2。如果延迟模型59的输出fb_dm的相位即使在加上了延迟线中N个延迟元件单元的延迟数值后仍然比第二无延迟输入时钟信号rclk的相位超前，也就是输出fb_dm的相位比第二无延迟输入时钟信号rclk的相位超前，则以逻辑低位输出第一相位比较器60的输出pd1。如果延迟逻辑电路63的输出fbclk_dly的相位比第二无延迟输入时钟信号rclk的相位超前，则以逻辑低位输出第二相位比较器64的输出pd2。如果第一相位比较器60和第二相位比较器64的输出都是处于逻辑低位，则由模式决定逻辑电路65输出的加速模式终止信号accel_end会变成逻辑低位，以执行移位寄存器控制器61的加速模式。移位寄存器控制器61激活加速移位控制信号accel_shift，并将输入到延迟线54和55上的第一无延迟输入时钟信号fclk和第二无延迟输入时钟信号rclk延迟N个延迟元件单元的延迟数值，然后再将延迟的输入时钟信号输出到第一和第二DLL驱动器中。
图5是显示如图4所示的寄存器控制的DLL的操作时序的时序图。
寄存器控制的DLL内锁定的延迟是指延迟模型59的输出fb_dm的上升沿根据第二无延迟输入时钟信号rclk的上升沿而出现。此处，在图5中以箭头标示出两个上升沿。由于将各无延迟输入时钟信号用作器件或系统的时钟信号源，寄存器控制的DLL使这两个时钟信号的上升沿相互对应。
参照图5，由于延迟模型59的输出fb_dm和延迟逻辑电路63的输出fbclk_dly比第二无延迟输入时钟信号rclk超前，因此在accel_end位于逻辑低位时的操作的开始激活加速模式。如果执行了一次加速模式，则延迟线54和55使第二无延迟输入时钟信号rclk延迟N×unit_delay。于是经历一次加速模式的延迟模型59的输出fb_dm的上升沿具有与延迟逻辑电路63的输出fbclk_dly的上升沿相同的相位。如果延迟模型59的输出fb_dm和延迟逻辑电路63的输出fbclk_dly仍然比第二无延迟输入时钟信号rclk超前，则继续执行加速模式。在执行三次加速模式之后，应该终止加速模式，也就是说accel_end处于逻辑低位。终止加速模式的原因是因为第二无延迟输入时钟信号rclk的相位超前于延迟逻辑电路63的输出fbclk_dly的相位。
与此同时，各加速模式之间必须存在有时间间隔。时间间隔大于总和tTA，所述tTA是累加第二无延迟输入时钟信号rclk通过第一延迟线54和第二延迟线55的时间、第一延迟线54和第二延迟线55的输出通过延迟模型59的时间、以及延迟模型59的输出通过延迟逻辑电路63和第二相位比较器64的时间的总和。有关时间间隔的需要的理由是确定是否在更新第一相位比较器60的输出pd1及第二相位比较器64的输出pd2之后继续执行了加速模式或立即终止了加速模式。如下进行所述更新在延迟线上发生延迟操作；如果执行了一次加速模式，则使延迟线的输出经过延迟模型59、延迟逻辑电路63及第二相位比较器64。如果时间间隔独立于加速模式，则由于不是通过在第一相位比较器60和第二相位比较器64中对已升级的信号进行比较而产生pd1和pd2，从而DLL进行不正常的操作，其中通过上一加速模式改变已升级信号的相位。
图6显示了如图4所示的移位寄存器62和第二延迟线55的示例性电路图。
如图所示，移位寄存器62包含分别具有输出端Q、副输出端Qb及复位端(未示出)的多个锁存器Ln到Ln+7。与此同时，锁存器通过用于控制各锁存器的值的开关，即用于在各锁存器之间引发移位操作的开关而连接到邻近锁存器上。特别的，所述开关由从移位寄存器控制器61输出的移位控制信号SR和SL进行控制。利用所述开关，将锁存器的输出耦合至间隔为N，例如3，的邻近锁存器的输出上。所述开关也受到从移位寄存器控制器61输出的加速移位控制信号accel_shift的控制。
此外，移位寄存器62进一步包含相应于锁存器Ln到Ln+7中的每一个的多个或非(NOR)门，用于选出单元延迟元件之一。例如，第N个或非门NOR1接收第N-1个锁存器(未示出)的副输出Qb以及第N+1个锁存器的输出Q。
除此之外，第二延迟线55包含多个与非(NAND)门NAND1和单位延迟元件UDC。与非门NAND1接收或非门NOR1的输出和第二无延迟输入时钟信号rclk。每一个单元延迟元件UDC都具有与非门NAND2，其用于接收与非门NAND1以及前一单元延迟元件的输出；以及与非门NAND3，其用于接收电源电压VDD和与非门NAND2的输出。单元延迟元件UDC用于传播例如NAND1的各与非门的输出。
另外，除了输入时钟信号之外，第一延迟线54的组织方式与第二延迟线55的组织方式相似。
以下将详细说明如图6所示的电路的工作。
如果芯片已被初始化，则移位寄存器62的每一个锁存器也被初始化。于是，DLL进行初始操作。第一相位比较器60的输出pd1和第二相位比较器64的输出pd2导致模式决定逻辑电路65通过激活或禁止加速终止信号accel_end来执行或终止加速模式。如果已通过激活加速终止信号accel_end而终止了加速模式，则响应于第一相位比较器60的输出pd1，通过从移位寄存器控制器61中输出单元移位控制信号SR和SL来执行正常模式。
移位寄存器62使多个或非门之一输出处于逻辑高位的逻辑高电平信号。第二无延迟输入时钟信号rclk可经过连接到该或非门的与非门。挑选出连接到与非门上的单元延迟元件UDC。如果以上述方式挑选出了单元延迟模型，则确定了第二无延迟输入时钟信号rclk通过其中的多个单元延迟元件UDC。
从移位寄存器控制器61输出的信号SR使锁存器的输出被传送到右侧的邻近锁存器上，而从移位寄存器控制器61输出的信号SL则使锁存器的输出传送到左侧的邻近锁存器上。加速移位控制信号accel_shift使锁存器的输出传送到位于与该锁存器间隔了N的左侧邻近锁存器上。例如，假设第二无延迟输入时钟信号rclk被输出穿过了S个单元延迟元件UDC，如果SR是有效的，则传递无延迟输入时钟信号rclk的单元延迟元件UDC的数目为S-1。另一方面，如果SL是有效的，则单元延迟元件UDC的数目为S+1。如果加速移位控制信号accel_shift是有效的，则单元延迟元件UDC的数目为S+N。
下面的表1是模式决定逻辑电路65的真/假表。
表1模式决定逻辑电路的真/假表。
参照表1，加速模式终止信号accel_end的初始值为0。该值意味着可以执行加速模式。如果加速模式终止信号accel_end的初始值为1，则会因为无延迟输入时钟信号rclk接近于延迟模型59的输出fb_dm而终止加速模式。因为加速模式终止信号accel_end的为0，DLL会而在开始时准备好执行加速模式。
更详细地说，如果目前的加速模式终止信号accel_end是1，则无论pd1、pd2及上一个pd2是多少，下一个加速模式终止信号accel_end是1。
接下来，如果目前的加速模式终止信号accel_end是0，则下一个加速模式终止信号accel_end响应于pd1、pd2及上一个pd2而变化。
图7A是pd1为0且pd2为1的情况下，第一相位比较器60和第二相位比较器64的时序图，以代表在终止加速模式时刻的波形。此时，无论上一个pd2是多少，下一个加速模式终止信号accel_end都是1。该数值意味着加速模式被终止。
图7B是pd2为1且上一个pd2为0的情况下，两个相位比较器60和64的时序图，以代表在经历k次加速模式之后的波形以及在经历了k+1次加速模式之后的波形。虽然在经历了k次加速模式之后，pd1和pd2都是0，但可能在延迟模式63的输出的上升沿与无延迟输入时钟信号rclk的上升沿之间产生很小的相位差。本例中，从经历k+1次加速模式的延迟模型59提供的输出fb_dm的相位应当与从经历k次加速模式之后的延迟逻辑电路63提供的输出fbclk_dly的相位相同。但是，位于第二相位比较器64的前部的延迟逻辑电路63的延迟数值，即N×unit_delay，与延迟线54和55上N个单元延迟元件UDC的延迟数值会因为每一个输入和输出条件即输入斜率和输出负载上的差异而有微小的差异。因此在执行了k+1次加速模式之后，可将延迟逻辑电路63的输出fbclk_dly的相位以及延迟模型59的输出fb_dm的相位延迟为第二无延迟输入时钟信号rclk的相位。在上述例子中，DLL应当立即终止加速模式。注意到如图7A所示的例子并未涵盖如图7B所示的例子。结果，在执行k次加速模式之后pd2为0并且在执行k+1次加速模式之后pd2为1的情况中，由于加速模式终止信号accel_end是1而终止加速模式。
在除了上述各例之外的所有例子里，可如同加速模式终止信号accel_end为0的状态来执行加速模式。
与此同时，模式决定逻辑电路65在输入端上具有锁存器，其接收用于感知pd2信号以前的状态的pd2信号，且在输出端上具有锁存器，其输出用于保持加速模式中断的加速模式终止信号accel_end。
图8显示了确定如图4所示的延迟逻辑电路中延迟数值N×unit_delay的N值范围的时序图。
在本发明中，由于使用自由运转时钟信号以取代分割的时钟信号，DLL应该在每一个tCK上出现上升沿的不良条件下感知终止加速模式的时间。如果延迟逻辑电路63的延迟数值N×unit_delay大于作为参考值的最大频率“tCK，min”的周期的一半，则不应执行加速模式。但是，因为加速模式终止信号accel_end是0而执行加速模式。即，当延迟模型59的输出fb_dm的上升沿相应于无延迟输入时钟信号rclk在逻辑高位的时间段，和延迟逻辑电路63的输出fbclk-dly的上升沿相应于无延迟输入时钟信号rclk在逻辑低位的时间段时，会产生不正常。这种不正常的原因是因为两个相位比较器60和64无法感知信号fb_dm的上升沿及fbclk_dly的上升沿是否在第二无延迟输入时钟信号rclk在逻辑高位的相同时间段内产生。因此，确定所认可的N值范围低于最大操作频率的一半周期(1/2×tCK，min)，其是延迟逻辑电路63的延迟数值N×unit_delay的参考值。
例如，假设最大操作频率为333兆赫，即tCK，min＝3ns，且单元延迟元件UDC的延迟数值为150ps，则确定如下的方程1。
1/2×3ns＞N×150ps此方程式指出N小于10。
图9是显示根据本发明另一实施例的具有加速模式的寄存器控制的DLL的方块图。
如图所示，具有加速模式的寄存器控制的DLL具有与如图4所示的发明的DLL相似的结构。因此，图9中的相同元件使用在图4使用的相同参考编号。
但是，本发明的优选实施例进一步包括一加速模式延迟控制器66，用于根据伴随着如图4所示的DLL结构的操作频率信息信号freq_info，控制在加速模式中的移位寄存器62的单位延迟数值。
加速模式延迟控制器66控制用于延迟数值“N×unit_delay”的N值。也就是说，根据按照本发明优选实施例的系统的操作频率控制N值。
使用与操作频率信息信号freq_info密切相关的系数(index)找出操作频率，并且要求加速模式单延迟控制器66具有相应于操作频率信息信号freq_info的N值。
使用CAS等待时间或模式寄存器设定值，以在同步半导体存储器器件的情形中产生操作频率信息信号freq_info。
首先，对使用CAS等待时间的方法进行如下解释。
一般而言，当半导体存储器器件的操作频率高时，选择较大数值的CAS等待时间；且当半导体存储器器件的操作频率低时，选择较小数值的CAS等待时间CL。
假设用于CAS等待时间2、3和4的操作频率范围如下所示CL＝2100兆赫～200兆赫
CL＝3200兆赫～300兆赫CL＝4300兆赫～400兆赫例如，如果CL是2，则最大操作频率为200兆赫(tCK，current＝5ns)。在将200兆赫的最大操作频率应用于方程1时，输出N＜12.5。使用相同的方程，当CL为3时输出N＜8.25，且当CL为4时输出N＜6.25。因为满足了每个频率范围的最大操作频率条件，并且N值必需是最大值，因此当CL为2时选择N值为12，当CL为3时选择N值为8，且当CL为4时选择N值为6。因此，为了执行加速模式，数值N根据当前的操作频率而变化。
第二，对使用模式寄存器设定值的方法进行如下解释。
一般而言，模式寄存器确定半导体存储器器件内的存储器操作的整体模式，且可将当前未在模式寄存器中使用的特定位(specific bit)用作确定加速模式中的N值的信息。
将诸如A9和A10之类的两个位用于判定N值，并假设用于A9和A10的解码数值给定如下A10，A9＝′00′N＝12A10，A9＝′01′N＝8A10，A9＝′10′N＝6如果在半导体存储器器件的初始化期间，通过利用诸如模式寄存器设定(MRS)之类的指示来设定A10或A9，则在对应于A9和A10两位的N值下执行DLL电路的加速模式。例如，在最低操作频带内将A10和A9设定为′00′，并在最高操作频带内将A10和A9设定为′10′。
已假设本发明的N值具有诸如12、8和6的三种情况。必需将移位寄存器62设计成可改变N值。
如上所述，通过根据本发明控制加速模式中的单一延迟量，来防止延迟锁定时间的增加。
除此之外，本发明不使用时钟信号分割器，并因此减小了寄存器控制的DLL的布置面积，这是因为不需要用于监控时钟信号延迟的延迟线。
本发明通过即使增加了操作速率也能维持延迟锁定时间来改善精确度，并且这种改善进一步强化了器件的性能。同时，因为不使用时钟信号分割器而减少了延迟线的数目，使得芯片的布置面积被减小。
例如，在本发明的优选实施例中，对将与外部时钟信号CLK的上升沿同步的无延迟输入时钟信号rclk用作时钟信号源的情况进行了解释；此外，可将本发明应用于与外部时钟信号CLK的下降沿同步的无延迟输入时钟信号rclk的情况。
同时，不仅可将根据本发明的寄存器控制的DLL应用在DDR SDRAM中，还可将其应用在其他同步的半导体存储器器件以及另一同步的逻辑电路中。
除此之外，对使延迟逻辑电路的延迟数值和由于加速模式而移位的延迟线的延迟数值相同的情况进行了解释。但是，由于加速模式而产生跳转的延迟线的延迟数值应该会超过延迟逻辑电路的延迟数值。
虽然已关于各特定实施例对本发明进行了说明，但是本领域的技术人员显然可以在不违背如所附权利要求定义的本发明的精神及范围的情况下，对本发明进行各种改变和修改。
权利要求
1.一种用于在半导体存储器件中使用的、具有加速模式的寄存器控制的延迟锁定回路，包含一延迟线，具有多个用于延迟无延迟输入时钟信号的延迟元件单元；一延迟模型，用于反映与通过延迟线的无延迟输入时钟信号的实际时钟信号路径有关的延迟条件；一延迟单元，用于将延迟模型的输出信号延迟预定的时间；一第一相位比较器，用于将从延迟模型提供的输出信号的相位与无延迟输入时钟信号的相位作比较；一第二相位比较器，用于将延迟单元的输出信号的相位与无延迟输入时钟信号的相位作比较；一模式决定单元，用于响应于第一和第二相位比较器的输出信号来确定加速模式的连续执行或终止；一移位寄存器控制单元，用于响应于第一相位比较器和模式决定单元的输出信号而输出左移信号、右移信号及加速移位信号；以及一移位寄存器，用于响应于移位寄存器控制器单元的输出信号而控制延迟线的延迟数值。
2.如权利要求1所述的寄存器控制的延迟锁定回路，其中所述延迟单元的延迟数值与响应于加速移位信号而增加的延迟线的延迟数值是相同的。
3.如权利要求2所述的寄存器控制的延迟锁定回路，其中所述移位寄存器包含多个锁存器，每一个具有一复位端、一输出端及一副输出端；多个第一开关，用于将锁存器的值提供给左侧的邻近锁存器，以响应左移信号；多个第二开关，用于将锁存器的值提供给右侧的邻近锁存器，以响应右移信号；以及多个第三开关，用于将锁存器的值提供给间隔了预定距离的另一锁存器，以响应左移信号。
4.如权利要求1所述的寄存器控制的延迟锁定回路，其中所述模式决定单元包含一第一锁存器，用于锁存第二相位比较器的输出信号。
5.如权利要求4所述的寄存器控制的延迟锁定回路，其中所述模式决定单元包含一第二锁存器，用于锁存模式决定单元的输出信号。
6.如权利要求2所述的寄存器控制的延迟锁定回路，其中所述延迟单元的延迟数值是延迟元件单元的延迟数值的预定倍数。
7.如权利要求6所述的寄存器控制的延迟锁定回路，其中所述延迟单元的延迟数值小于分割无延迟输入时钟信号的频率的数值。
8.一种具有延迟锁定回路的半导体存储器器件，包括一延迟线，具有多个用于延迟无延迟输入时钟信号的延迟元件单元；一延迟模型，用于反映与通过延迟线的无延迟输入时钟信号的实际时钟信号路径有关的延迟条件；一延迟单元，用于将延迟模型的输出信号延迟预定的时间；一第一相位比较器，用于将从延迟模型提供的输出信号的相位与无延迟输入时钟信号的相位作比较；一第二相位比较器，用于将延迟单元的输出信号的相位与无延迟输入时钟信号的相位作比较；一模式决定单元，用于响应于第一和第二相位比较器的输出信号而确定加速模式的连续执行或终止；一移位寄存器控制单元，用于响应于第一相位比较器及模式决定单元的输出信号而输出左移信号、右移信号和加速移位信号；以及一移位寄存器，用于响应于移位寄存器控制器单元的输出信号而控制延迟线的延迟数值。
9.如权利要求8所述的半导体存储器器件，其中所述延迟单元的延迟数值与响应于加速移位信号而增加的延迟线的延迟数值相同。
10.如权利要求8所述的半导体存储器器件，其中所述移位寄存器包含多个锁存器，每一个具有一复位端、一输出端及一副输出端；多个第一开关，用于将锁存器的值提供给左侧的邻近锁存器，以响应左移信号；多个第二开关，用于将锁存器的值提供给右侧的邻近锁存器，以响应右移信号；以及多个第三开关，用于将锁存器的值提供给间隔了预定距离的另一锁存器，以响应左移信号。
11.如权利要求9所述的半导体存储器器件，其中所述模式决定单元包含一第一锁存器，用以锁存所述第二相位比较器的输出信号。
12.如权利要求9所述的半导体存储器器件，其中所述模式决定单元包含一第二锁存器，用以锁存所述模式决定单元的输出信号。
13.如权利要求9所述的半导体存储器器件，其中所述延迟单元的延迟数值是延迟元件单元的延迟数值的预定倍数。
14.如权利要求13所述的半导体存储器器件，其中所述延迟单元的延迟数值小于分割无延迟输入时钟信号的频率的数值。
15.如权利要求1所述的寄存器控制的延迟锁定回路，进一步包括一加速模式延迟控制器，用于在加速模式中根据操作频率信息来控制延迟数值。
16.如权利要求15所述的寄存器控制的延迟锁定回路，其中操作频率信息是通过使用列地址选通延迟时间(CAS延迟时间)而产生的。
17.如权利要求16所述的寄存器控制的延迟锁定回路，其中在同步半导体存储器器件的例子中是通过使用模式寄存器设定值来产生所述操作频率信息的。
全文摘要
本发明提供一种具有加速模式的寄存器控制的延迟锁定回路(DLL)，以改善对应于半导体存储器器件的操作速度的增加的精确度。为了这一目的，本发明的寄存器控制的延迟锁定回路包含第一延迟线、延迟模型、延迟单元、第一和一第二位比较器、模式决定单元、移位寄存器控制器单元和移位寄存器。
文档编号G06F1/12GK1499523SQ20031010448
公开日2004年5月26日 申请日期2003年10月30日 优先权日2002年10月30日
发明者郭钟太, 李星勋 申请人:海力士半导体有限公司