专利名称：计算机系统之记忆装置的制作方法
技术领域：
本发明系关於一种拥有具半导体元件的记忆模组及具一种接口的记忆装置，这些半导体元件被排列於记忆模组，可并列操作及经由串列线路额外彼此连接，经由此接口该半导体元件可接近应用及系基於特定芯片基准被测试及调整。
背景技术：
为进行操作目的及为储存资料，计算机系统及主讯框具含多样记忆模组的记忆装置，记忆模组被排列於如记忆室及具聚集在记忆模组的半导体元件。
半导体元件如DRAMs(动态随机存取记忆体)一般在最後组装以形成记忆模组前尽可能在制造方法提早被进行广泛的功能测试，这些功能测试被使用以辨识错误的记忆胞元或错误的行线路或列线路或在半导体元件的一般错误电路部件。为达此目的，资料值被写至在半导体元件的记忆胞元阵列的记忆胞元及接著被再次读取以与预先规定资料值比较，此使得其可在各种操作条件下测试半导体元件以确保记忆芯片的无错误操作。
该记忆模组包括一测试装置，″BIST″(内建式自我测试)单元，於每一半导体元件做为半导体元件的一部份。整合在个别半导体元件的BIST单元在半导体元件被装设前进行必要的电功能测试。该BIST单元具BIST控制器，其做为在半导体元件的切换区域，为ASIC(依特殊应用所订制的积体电路)的形式。在测试顺序的指令(其系由BIST控制器所发出)被前馈至半导体元件，且BIST控制器监测及评估指令的执行。由半导体元件所传送关於其操作状态的资料被输出至如进行适当评估的外部测试系统，基於此可进行关於是否及，若适当，哪些记忆区域未依所欲作用之陈述。当测试被成功进行，模组被归类为功能的及被用於客户的标的应用。
然而，有意义的测试结果仅当半导体元件系在正常操作期间会具有的操作频率下测试才能得到。然而，在半导体元件的错误总是伴随著该标的应用，例如，若构形该半导体元件的电压供应或输入参数未在预先规定的规格内。
然而，现今的测试方法尚未使得类比应用的这些或所有特微操作模式为可行以测试接近该应用的半导体元件。因而不可能进行关於在制造期间所测试的半导体元件是否经过所有操作模式-在稍後施用期间发生-而无错误之陈述。
在消费者前提的正常操作期间发生错误的情况下，记忆模组必须送回制造商以进行分析。已被程式进入的辨识资料，如芯片ID、调整参数的测试资料，因而仅被用於後续的历史追踪而不用做正常操作期间特定使用者的调整。
在此种时间点，为进行评估及/或分析目的，希望使用在正常操作期间测试及调整半导体元件为可能的测试系统。现今可提供的外部测试系统经由半导体元件的标准接口连接至在记忆模组的半导体元件，此标准接口用於在正常操作期间外部资料互换、位址互换及/或指令互换。在测试模式，该测试系统能够产生测试该记忆模组所需的测试指令，如控制及位址指令、读取及储存资料字元的指令及亦计时信号，及能够经由如BIST单元起始电功能测试。然而，在并列操作的半导体元件之情况下，此功能测试一般仅对所有芯片进行，亦即排列於记忆模组的所有半导体元件经由标准接口同时并列测试。
计算机系统远端取监测及错误分析能力，亦即经由外部测试系统驱动计算机统的期望，已存在，因计算机系统为网路的。在检查计算机系统中个别硬体元件的一困难系基於个别冗余必须被提供用於错误元件之事实。
WO 01/93042 A2提出一种″远距监测计算机元件″的装置於计算机系统，但此清楚地需要工作记忆体於计算机系统中。
为分析计算机系统的处理器，WO 98/36356提出一种″远距可存取集成修正错误环境″，藉由此在错误情况下经由因特网连接至计算机系统的计算机可分析处理器。
WO 97/31315揭示一种远距地存取错误起始计算机的方法，其中在失败的起始企图的情况下，计算机依赖简单的E-BIOS码(其经由LAN或因特网连接点连接计算机至伺服计算机及由此使得计算机为远距存取操作可存取的以进行修护及/或诊断的目的。
德国专利100 07 177 C2叙述一种方法以测试在计算机系统的SDRAM，其中集成於计算机系统的测试模组在起始前藉由适当测试模式测试该记忆体以增加或减弱可能的错误模式。
Jarwala，N.″设计″双重性″IEEE 1149.1顺应多芯片模组″IEEE国际测试会议1994，Proceedings，446-455页，十月，1994，叙述具排列於半导体模组的半导体元件之半导体模组及经由串列线路彼此连接及具一种接口，接口经由此串列线路存取半导体元件。
在正常操作期间记忆模组的远距存取维护未被揭示。为达此目的，必须正常地操作该计算机系统及必须在应用期间进行特定位址操作。
发明内容
本发明目的为提供一种记忆装置，其使得在正常操作期间使用远距存取驱动半导体元件(排列於记忆装置)及测试及调整它们接近应用而不损伤半导体元件的操作为可行。
此目的可藉由根据权利要求第1项的记忆装置达到。
根据本发明记忆装置具至少一记忆模组其具排列於记忆模组的半导体元件，其可并列操作及经由串列线路额外彼此连接，本发明提供一种可由记忆控制器-指定至该记忆装置-及连接至该半导体元件的串列线路驱动的接口，其结果为该接口使得以特定芯片基础存取该半导体元件为可行。
本发明由此提供一种记忆装置，其使得在正常操作期间使用测试系统(其使用远距存取以存取在计算机系统的记忆装置)以测试及调整该半导体元件接近应用及亦进行在该半导体元件的任何形式的维修、服务、修复或评估为可能。在此情况下，该计算机系统可被远距地存取及藉由任何所欲WAN或LAN连接点连接至该外部测试系统。
为有意地传送至该半导体元件，已由该测试系统起始的该控制及位址指令已被施用於指定至该记忆模组的记忆控制器及已向前馈至接口，该接口具一种电路装置，其转换所施用的控制及位址指令，″输入码″，为相对应串列讯号。这些串列讯号接著经由串列线路通过所有半导体元件，这些半导体元件系连接至串列线路。所得讯号，亦即由该半导体元件送回的资料，可被储存於接口直到它们由该记忆控制器要求或读取。
根据本发明，在正常操作期间使用接口提供传送测试顺序的选择，其活化被指定至半导体元件的BIST单元及意欲用於构型及测试半导体元件。为达此目的，使用启动顺序，该BIST单元能够恢复及执行储存於可程式非挥发记忆体的任何所欲程式码，启动顺序已使用程式码进行及使用被设定以测试及构型半导体元件及以设定元错误操作模式(当记忆装置被重新启动时被执行)的特定顺序启动参数。当程式码被进一步执行时，内部接口被选择性地使用以传送在正常操作期间测试半导体元件及要求操作状态及参数的测试模式。该操作状态及参数系由该BIST单元评估及处理，且该BIST单元储存该经处理参数做为在其可程式非挥发记忆体的启动、测试及/或操作参数，故当在正常操作期间重新启动或测试时，它们可在任何时间被使用，以调整接近应用。这些参数当然同样地可在任何时间经由接口恢复及输出，且结果为标准接口不受影响及半导体元件的操作未被损坏。
与由制造已知的条件及亦现有测试条件，本发明记忆装置提供以更明白的方式订定错误及起始修正方法的能力。
该测试单元、韧体更新、功能测试或调整半导体元件的参数之新程式可经由接口被有利地载入而不中断及平列操作。
为确保存取控制，提供为具要被测试的记忆模组之计算机系统可被提供为具仅允许经授权测试系统及经授权人联结该计算机系统的程式。
为测试及调整，该至少一记忆模组经由接口-汇流排-相容接口(如SDRAM接口汇流排)被有利地定位址。该接口具转换SDRAM刺激为串列远距存取指令之特性。在该计算机系统的特殊记忆装置功能使得配置特别记忆区域如至该接口为可能，故其与其他记忆区域分开操作及可使用意欲整合於该记忆装置以存取该记忆区域的硬体-指向程式。由接口的电路装置所产生的活化图案可由接口使用以存取该记忆区域，如同一般藉由记忆控制器所做动。
若该记忆装置具许多记忆模组，该半导体元件被驱动做为该记忆模组至该接口的串列连接之功能，且连接可以特定模组线路的形式单独或是以连接该记忆模组及在其上的半导体元件的线路形式被路由至该接口。
亦有利地整合该接口的功能性至该记忆控制器的功能性，故该记忆控制器直接连接至该串列线路或在记忆模组的线路及直接使用串列讯号驱动该半导体元件。
子权利要求订定本发明进一步的有利设计及发展。
本发明参考示於图式中的图详细说明於下文，其中第1图显示本发明记忆装置的概要说明，第2图显示示於第1图记忆装置的进一步具体实施例，第3图显示进一步本发明记忆装置的概要说明，及第4图显示示於第3图记忆装置的进一步具体实施例。
具体实施例方式
第1图显示本发明记忆装置的概要说明，该记忆装置1具拥有排列於记忆模组2的半导体元件3的两个记忆模组2。在此示例具体实施例中，半导体元件3经由接口汇流排4并列操作，为驱动指定於记忆控制器的记忆模组2的记忆控制器5被进一步提供於接口汇流排4。在记忆模组2的半导体元件3经由额外串列线路6以模组间方式彼此连接。与接口汇流排4接触的接口7具输入连接8及输出连接9，串列线路6的开始及结束连接於此。
为测试及调整半导体元件3接近应用，测试系统(未於此处示出)可使用远距存取以经由该记忆控制器存取记忆模组及以起始功能测试及传送测试模式。经由该记忆控制器5前馈至该接口7的测试系统输入码藉由排列於该接口7的电路装置10转换为串列讯号及经由输出连接9施用於串列线路6以经由排列於记忆模组2的每一半导体元件3串连驱动。在此情况下，该串列讯号自一半导体元件3前馈至下一，且每一半导体元件3可由附加二元码结果至该串列讯号而输出参数。该串列讯号可使得该半导体元件3输出特定芯片参数，如先前所叙述，或是活化BIST单元(未於此处示出)，BIST单元被指定至该半导体元件3，在正常操作期间测试及构形半导体元件3，及确定与处理操作状态及进一步使用它们於特定芯片调整。由该半导体元件3输出的参数经由输入连接8接收及储存於该接口7直到由该记忆控制器5恢复。
第2图显示示於第1图记忆装置的进一步具体实施例，该记忆模组2经由用於资料、位址及/或指令交换的接口汇流排4藉由该记忆控制器5以如上所叙述的相同方式操作。排列於该记忆模组2的半导体元件3藉由特定模组串列线路13、14连接，且结果为串列讯号经由输出连接9被施用於串列线路13及经由半导体元件3驱动，及相对应结果码在该接口7的输入连接8接收。相同方式应用于用於驱动自在该接口7的输出连接12的串列讯号之串列线路14及接收在该接口7的输入连接11的结果码。
在第3图所示的示例具体实施例中，连接半导体元件3的串列线路13、14被直接路由至该记忆控制器5，其可经由该串列线路13、14而与接口汇流排4无关地驱动该半导体元件3及因而并列地正常操作。
在第4图中，在该记忆模组2的半导体元件3以模组间方式经由串列线路6彼此连接，且该串列线路6同样地直接连接至该记忆控制器5且使用此方式在该记忆模组2及在其他记忆模组2的所有半导体元件3可经由此串列线路6由该记忆控制器5连续驱动。
本发明允许半导体元件(聚集在记忆模组)间的串列单方向通讯而与经由接口汇流排的并列操作模式无关。在正常操作期间，所有参数可由半导体元件(其彼此串列连接)输出及可由该记忆控制器或由远距地连接至该计算机系统的测试系统评估。通用或特定公司参数可因而被要求，及/或通用或特定公司特定芯片构形及调整操作可被进行，完全与并列操作的半导体元件的现有操作状态无关。
参考符号清单1记忆装置2记忆模组3半导体元件4接口汇流排5记忆控制器6串列线路7接口8输入连接9输出连接10电路装置11输入连接12输出连接13串列线路14串列线路
权利要求
1.在计算机系统之记忆装置(1)，其具-至少一记忆模组(2)，其具排列於该记忆模组(2)的半导体元件(3)，其可并列操作及经由串列线路(6、13、14)额外彼此连接，-一种接口汇流排(4)以特定模组基础驱动该半导体元件(3)，及-一种接口(7)，其可由记忆控制器(5)-指定至该记忆模组(2)-经由接口汇流排(4)驱动及经由该串列线路(6、13、14)存取该半导体元件(3)，使，在正常操作期间，经由该接口(7)测试及调整该半导体元件(3)接近应用及基於特定芯片基准为可能。
2.根据权利要求第1项的记忆装置(1)，其特徵在於经由远距连接连接至该计算机系统的测试系统系经由该接口(7)测试及调整该半导体元件(3)。
3.根据权利要求第2项的记忆装置(1)，其特徵在於该远距连接系经由使用LAN或WAN连接产生。
4.根据权利要求第1项的记忆装置(1)，其特徵在於该接口(7)具一种电路装置(10)，其以一种方式被设计使得被施用於该接口(7)的输入码被转换为串列讯号，这些串列讯号经由串列线路(6、13、14)通过所有半导体元件，这些半导体元件系连接至该串列线路(6、13、14)，及所得讯号被接收。
5.根据权利要求第4项的记忆装置(1)，其特徵在於该电路装置(10)储存已被确定的所得讯号及/或前馈它们至该记忆控制器(5)。
6.根据权利要求第4项的记忆装置(1)，其特徵在於该串列讯号系起始该半导体元件(3)的操作模式之参数要求、构型及/或调整以确定及输出该所得讯号。
7.根据权利要求第6项中其中一项的记忆装置(1)，其特徵在於该电路装置(10)储存已被确定的所得讯号及/或前馈它们至该记忆控制器(5)。
8.根据权利要求第4项的记忆装置(1)，其特徵在於该电路装置(10)系为ASIC的形式。
9.根据权利要求第8项中其中一项的记忆装置(1)，其特徵在於该电路装置(10)储存已被确定的所得讯号及/或前馈它们至该记忆控制器(5)。
10.根据权利要求第1至9项之任一项的记忆装置(1)，其特徵在於每一半导体元件(3)具相关易适应地可程式BIST(内建式自我测试)单元，其，基於经由该串列线路(6、13、14)供应至该半导体元件(3)的该串列讯号，传送确定在该半导体元件(3)的测试资料之测试模式，处理该测试资料及使用它们於进一步起始及/或测试操作(其在正常操作期间被提供)以调整该半导体元件(3)接近应用，及/或前馈它们，做为进一步所得讯号，至该接口(7)以用於输出。
11.根据权利要求第10项的记忆装置(1)，其特徵在於该串列接口(7)系由接口卡-由该记忆控制器(5)支援-或假模组所形成。
12.根据权利要求第10项的记忆装置(1)，其特徵在於程式，如韧体或功能测试，可经由该接口(7)程式化为在该半导体元件(3)的BIST单元。
13.根据权利要求第12项的记忆装置(1)，其特徵在於该串列接口(7)系由接口卡-由该记忆控制器(5)支援-或假模组所形成。
14.根据权利要求第1至9项之任一项的记忆装置(1)，其特徵在於程式，如韧体或功能测试，可经由该接口(7)程式化为在该半导体元件(3)的BIST单元。
15.根据权利要求第14项的记忆装置(1)，其特徵在於该串列接口(7)系由接口卡-由该记忆控制器(5)支援-或假模组所形成。
16.根据权利要求第1项的记忆装置(1)，其特徵在於至少一进一步记忆模组(2)，其具排列於该进一步记忆模组(2)的半导体元件(3)，其可并列操作及经由串列线路(13、14)额外彼此连接，且在该记忆模组(2)的半导体元件(3)及在该至少一进一步记忆模组(2)的半导体元件(3)可经由串列线路(13、14)被并列驱动。
17.根据权利要求第1项的记忆装置(1)，其特徵在於至少一进一步记忆模组(2)，其具串列线路(6)-其连接该半导体元件(3)-於该记忆模组(2)被经由该至少一进一步记忆模组(2)构成构成构成构成回路，且结果为在该记忆模组(2)及在至少该进一步记忆模组(2)的半导体元件(3)彼此串列连接。
18.根据权利要求第1项的记忆装置(1)，其特徵在於该接口(7)被整合於该记忆控制器(5)及该记忆控制器(5)被直接连接於连接在该记忆模组(2)的半导体元件(3)的该串联线路(6、13、14)。
19.根据权利要求第1至9、16至18项之任一项的记忆装置(1)，其特徵在於该串列接口(7)系由接口卡-由该记忆控制器(5)支援-或假模组所形成。
全文摘要
本发明系关於一种在计算机系统的记忆装置(1)，其具拥有排列於记忆模组(2)的半导体元件(3)的至少一记忆模组(2)，其可并列操作及经由串列线路(6、13、14)额外彼此连接，该至少一记忆模组具接口汇流排(4)以基於模组特定基准驱动该半导体元件(3)，及具一种接口(7)，其可由记忆控制器(5)－指定至该记忆模组(2)－经由该接口汇流排(4)驱动及经由该串列线路(6、13、14)存取该半导体元件(3)，使，在正常操作期间，经由该接口(7)测试及调整该半导体元件(3)接近应用及基於特定芯片基准为可能。
文档编号G06F11/22GK1581092SQ20041005884
公开日2005年2月16日 申请日期2004年7月30日 优先权日2003年7月31日
发明者M·佩纳 申请人:因芬尼昂技术股份公司