专利名称：最佳化集成电路布局的方法
技术领域：
本发明为一种最佳化集成电路布局的方法，透过一集成电路应用软件以设计出最佳化集成电路布局，以达到提高晶片运作速度及节省功率消耗的目的。
背景技术：
目前在晶片实现上都是采用晶片厂(Foundry)的最小绕线规范(Minimumrule)，也就是说金属线跟金属线之间都是采用最窄距离来绕线，虽然这样在同一个区域内可以绕的最多，但因为电容与距离成反比，所以这种作法也会导致线与线之间的寄生电容会是最大；再来就是绕线与绕线若跨不同金属层时，集成电路应用软件只会加一个连接点(Via)，虽然这样比较不占空间，但是有一个问题就会产生，因为连接点的电阻比金属线大将近100倍，若一条绕线上有很多连接点，则这一条绕线的电阻相对会变大。
对于在布局绕线操作时，有些专利已揭露缩短布局处理时间及降低寄生电容相关的技术，如美国专利US6,026,225号“半导体集成电路布局方法(Method of layout of semiconductor integrated circuits)”，其是揭露一种如ASIC的半导体集成电路的绕线方法，用以缩短布局处理时间、允许高密度或缩小半导体集成电路，请参考图1为上述专利的布局方式流程图，该方法是包括注入多个功能核(cell)(S100)，仿真电路操作(S102)，验证是否获得最佳化的结果(S104)，若是，则预决定为了巨大信号传输延迟所选择的互连数目(S106)，反之，则重新开始，制作详细的注入(S108)，验证互连位置是否有要径(critical path)(S110)，如是，则制作详细的绕线要径(S112)，如否，则制作详细的绕线非要径(S114)，仿真从互连的电阻及电容的真实互连加载计算的电路操作(S116)，最后验证是否获得最佳化电路(S118)，如是，则结束此流程，如否，则回到制作详细的注入步骤。
又，如美国专利US 6,867,127B1号“菱形填充金属达到低寄生耦合电容(Diamond metal-filled patterns achieving low parasitic couplingcapacitance)”，其是揭露一种透过在一个集成基板的菱形图案上形成填充金属的方式以达到低耦合电容。
发明内容
本发明的目的在于获得最佳化的绕线距离与最合适的单一连接点个数，使其在集成电路布局时不会增加晶片面积而且又可以提高晶片运作速度及节省功率消耗。
为了达成上述的目的，本发明提出一种最佳化集成电路布局的方法，透过一集成电路应用软件以设计出最佳化集成电路布局，该方法是包括加载一最佳化集成电路布局档案于该集成电路应用软件；注入多个电子组件核于该集成电路应用软件所仿真的一集成电路基板上；透过一最佳化规则以执行一最佳化的绕线布局；计算经由该最佳化的绕线布局之后所产生的多个寄生电容；获得一最佳化的绕线间距及在同一连接点上的连接个数；及计算该最佳化的绕线布局的运作时间且制作一运作时间报表。
为了能更进一步了解本发明为达成既定目的所采取的技术、手段及功效，请参阅以下有关本发明的详细说明与附图，相信本发明的目的、特征与特点，当可由此得一深入且具体的了解，然而所附图式仅提供参考与说明用，并非用来对本发明加以限制。
图1为为半导体集成电路布局方法流程图；图2为本发明的最佳化集成电路布局的方法流程图；及图3为集成电路的绕线寄生电容示意图。
符号说明金属层 10、12、14上层板 16下层板 18顶部边际电容20顶部垂直(平板)电容 22底部边际电容24底部(平板)电容 26耦合电容28
具体实施例方式
现今的体电路应用软件对于实体实现(Physical implement)无法针对高速及低功率消耗的设计做考量；因此，针对这个设计的考量，本发明找出一种既不会增加晶片面积而且又可以提高晶片运作速度及节省功率消耗的方法来解决上述的问题，期望可以达到不仅增加晶片的工作性能更可进一步的提升技术应用层次，以达到好、快、小及省电的目标。
请参考图2为本发明的最佳化集成电路布局的方法流程图，透过一集成电路应用软件以设计出最佳化集成电路布局，该方法是包括加载一最佳化集成电路布局档案于该集成电路应用软件(S200)，当欲使用集成电路应用软件来设计实体集成电路布局时，通常都会先行加载集成电路布局档案至该集成电路应用软件以做为基础布局的配置，然而本发明是加载所计算过的最佳化集成电路布局档案；注入多个电子组件核于该集成电路应用软件所仿真的一集成电路基板上(S202)；透过一最佳化规则以执行一最佳化的绕线布局(S204)，其中该最佳化规则为在一定绕线的空间下，其绕线间距为最大。
激活该集成电路应用软件内的一绕线工具功能以进行最佳化的绕线布局动作(S206)；计算经由该最佳化的绕线布局动作之后所产生的多个寄生电容(S208)，其中该些寄生电容是透过Ctotal＝2(Cc+Cfb+Cft)+Cba+Cta公式所导出计算，该Cc为耦合电容，该Cfb为底部边际电容，该Cft为顶部边际电容，该Cba为底部垂直(平板)电容，该Cta为顶部垂直(平板)电容。
计算经由该最佳化的绕线布局动作之后所产生的多个电阻(S210)；获得一最佳化的绕线间距及在同一连接点上的连接个数(S212)，其中在该最佳化的绕线间距范围内，其寄生电容会相对地减少，但在大于该最佳化的绕线间距范围时，其寄生电容将相对地增加；计算该最佳化的绕线布局的运作时间且制作一运作时间报表(S214)。
在集成电路绕线布局设计时，可由下列相关的公式得知其功率消耗、面积及运作时间相互的情形。当施加电压(Vd)及流经该集成电路上的电流(I)为常数时，如果寄生电容值(C)降低则运作时间(T)也会跟着降低，如T=(C×Vd)I]]>公式所表示，而施加电压及运作时间为常数时，此时当寄生电容值降低时，则流经该集成电路上的电流会降低，当电流降低则组件大小 也会跟着降低，如I=μC22L(VG-VT)2]]>公式所表示，其中该VG-VT为栅极电压减去切入电压，W为有效栅极宽度，L为有效栅极长度，该集成电路的功率消耗计算如P=12C×Vd×f]]>公式所表示，其中该f为运作频率，当施加电压与运作频率为常数时，使寄生电容降低则集成电路的整个功率消耗就会降低。
请参考图3，图3为集成电路的绕线寄生电容示意图，每一个金属层10、12、14之间会产生耦合电容28，除此之外，在上层板16及下层板18之间对于每一个金属层10、12、14都会产生不同的寄生电容，以金属层12而言，包括至少一顶部边际电容20、至少一顶部垂直(平板)电容22、至少一底部边际电容24及至少一底部(平板)电容26等等，所以该集成电路绕线布局所会产生的电容总和为上述各项寄生电容的总和，可以Ctotal＝2(28+24+20)+26+22公式以表示，其中对于该集成电路布局影响最大的为耦合电容28。
依据上述所言，因为晶片的运作速度及功率消耗与电阻电容所构成的负载网络有关，若以不改变晶片面积为前提，用不一样的绕线设定方法来降低电阻电容，那就可以实现不改变晶片面积提升晶片运作速度与节省功率消耗的需求。然而一般晶片能不能绕线跟晶片组件摆放规划(FloorPlan)、晶片使用率(Chip utilization)及绕线间距(Wire pitch)有关，这些组合起来就是绕线资源，所以降低绕线的寄生电容，可以采用加宽绕线距离的方法来达到。
然而对于绕线所产生的电阻值，可以使用增加单一连接点个数的方法来改善，但是绕线距离不可能无限加大，因为绕线资源的减少会使绕线距离相对会变长，此时寄生电容反而会变大，至于单一连接点个数也不可能无限增加，因为这样会减少绕线资源，使得绕线乱绕而增加不同位置连接点，反而使绕线电阻值会增加，若想维持晶片大小不变同时降低寄生电容与电阻值，其最有效的方式为改变绕线间距和增加连接点个数与绕线资源之间取得最佳化。
然而利用本发明的方法带入最佳化绕线间距及同一连接点的连接个数，实际应用于一个高速设计的实体实现时，可以发现利用尺寸大小及摆置一样的晶片当基准，同时利用公知的技术作比较，本发明的确可以使得晶片运作速度变快及降低功率消耗。
上述所揭露的图式、说明，仅为本发明的实施例而已，凡精于此项技艺者当可依据上述的说明作其它种种的改良，而这些改变仍属于本发明的发明精神及以下界定的专利范围中。
权利要求
1.一种最佳化集成电路布局的方法，透过一集成电路应用软件以设计出最佳化集成电路布局，其特征在于，包括下列步骤加载一最佳化集成电路布局档案于该集成电路应用软件；注入多个电子组件核于该集成电路应用软件所仿真的一集成电路基板上；透过一最佳化规则以执行一最佳化的绕线布局；计算经由该最佳化的绕线布局之后所产生的多个寄生电容；获得一最佳化的绕线间距及在同一连接点上的连接个数；及计算该最佳化的绕线布局的运作时间且制作一运作时间报表。
2.如权利要求1所述的最佳化集成电路布局的方法，其特征在于，其中该最佳化规则为在一定绕线的空间下，其绕线间距为最大。
3.如权利要求1所述的最佳化集成电路布局的方法，其特征在于，其中该透过一最佳化规则的步骤，进一步包括激活该集成电路应用软件内的一绕线工具功能以进行最佳化的绕线布局。
4.如权利要求1所述的最佳化集成电路布局的方法，其特征在于，其中该计算经由该最佳化的绕线布局动作的步骤，还包括计算经由该最佳化的绕线布局之后所产生的多个电阻。
5.如权利要求1所述的最佳化集成电路布局的方法，其特征在于，其中该些寄生电容是透过下列公式所导出计算Ctotal＝2(Cc+Cfb+Cft)+Cba+Cta该Cc为耦合电容，该Cfb为底部边际电容，该Cft为顶部边际电容，该Cba为底部垂直电容，该Cta为顶部垂直电容。
6.如权利要求1所述的最佳化集成电路布局的方法，其特征在于，其中在该最佳化的绕线间距范围内，其寄生电容会相对地减少，但在大于该最佳化的绕线间距范围时，其寄生电容将相对地增加。
7.一种最佳化集成电路布局的方法，透过一集成电路应用软件以设计出最佳化集成电路布局，其特征在于，包括加载一最佳化集成电路布局档案于该集成电路应用软件；注入多个电子组件核于该集成电路应用软件所仿真的一集成电路基板上；透过一最佳化规则以执行一最佳化的绕线布局；激活该集成电路应用软件内的一绕线工具功能以进行最佳化的绕线布局动作；计算经由该最佳化的绕线布局动作之后所产生的多个寄生电容；计算经由该最佳化的绕线布局动作之后所产生的多个电阻；获得一最佳化的绕线间距及在同一连接点上的连接个数；及计算该最佳化的绕线布局的运作时间且制作一运作时间报表。
8.如权利要求7所述的最佳化集成电路布局的方法，其特征在于，其中该最佳化规则为在一定绕线的空间下，其绕线间距为最大。
9.如权利要求7所述的最佳化集成电路布局的方法，其特征在于，其中该些寄生电容是透过下列公式所导出计算Ctotal＝2(Cc+Cfb+Cft)+Cba+Cta该Cc为耦合电容，该Cfb为底部边际电容，该Cft为顶部边际电容，该Cba为底部垂直电容，该Cta为顶部垂直电容。
10.如权利要求7所述的最佳化集成电路布局的方法，其特征在于，其中在该最佳化的绕线间距范围内，其寄生电容会相对地减少，但在大于该最佳化的绕线间距范围时，其寄生电容将相对地增加。
全文摘要
本发明为一种最佳化集成电路布局的方法，是用以解决公知集成电路布局时，无法针对高速及低功率消耗的设计考量的问题，本发明的方法既不会增加晶片面积而且又可以提高晶片运作速度及节省功率消耗，不仅增加晶片的工作性能，更可提升技术应用层次，以达到好、快、小及省电的目的。
文档编号G06F17/50GK1949230SQ20051011276
公开日2007年4月18日 申请日期2005年10月12日 优先权日2005年10月12日
发明者詹戊宾, 陈建良, 冯濬明 申请人:扬智科技股份有限公司