专利名称：存储系统、存储器、存储控制器及其方法
技术领域：
本发明一般地涉及一种存储系统、存储器、存储控制器及其方法，更具体地，涉及用于减少功率消耗的存储系统、存储器、存储控制器及其方法。
背景技术：
图1图示一种带有中心抽头接法(center tap termination，CTT)的常规存储系统100。常规的存储系统100可以包括连接在发送器11和接收器13之间的总线15。可以将总线15接在与电源电压VDD的一半相对应的终端电压Vtt上。因此，在没有数据传输的待机期间，可以使总线15保持在VDD/2的降低电平。取决于接收器13的灵敏度，总线15上(例如，待机期间)产生的噪声可以被解释为总线15上的信号转变。
参照图1，接收器13可以是存储器，而发送器11则可以是存储控制器。可替换地，接收器13可以是存储控制器，而发送器11则可以是存储器。
参照图1，如果接收器13将总线15上的噪声误解为信号转变，此信号转变的误解就可能导致接收器13错误地操作。为了补偿信号识别中的错误，在发送器11的驱动器开始信号转变之前的时间段，接收器13可以保持所接收的信号电平。另外，在再次解释总线15上信号电平以检测信号转变之前，接收器13可以等待直至该时间段之后。但是，随着该时段的增大，常规存器系统100的性能可能会恶化(例如，由于传输延迟)。
图2A是说明常规双倍数据速率(DDR)同步动态随机存储器(DRAM)写操作期间的时序图。
参照图2A，在写操作期间，通过与时钟信号CK同步输入数据选通信号DQS，可以减轻DQS总线中的恶化。在示例中，常规DDR同步DRAM可以根据公知的tDQSS协议进行操作。据此，在接收写命令之后，通过计数时钟周期数，常规DDR同步DRAM可以部分地解释数据选通信号DQS的信号转变。
图2B是说明图2A的常规DDR同步DRAM读操作期间的时序图。
参照图2B，利用延迟锁定环(delay locked loop，DLL)，常规DDR同步DRAM可以与时钟信号CK同步输出数据，使得存储控制器可以估计在存储控制器(例如，接收器13、发送器11等)处输出数据的到达时间。在读操作中，利用DLL，常规DDR同步DRAM因而可以减少时钟周期数，以输出延迟变化tDQSCK。但是，DLL可能增加常规系统100的功率消耗。
发明内容
本发明的一种示例的实施方式针对一种存储系统，包括存储控制器，其控制至少一个存储器；数据总线，其连接在至少一个存储器和存储控制器之间，用于传输数据；以及数据选通总线，其连接在至少一个存储器和存储控制器之间，以传输至少一个数据选通信号，在待机状态期间，该至少一个存储器将至少一个数据选通信号第一次转变为有效逻辑电平，该有效逻辑电平低于电源电压的一半。
本发明的另一示例的实施方式针对一种存储器，包括存储单元阵列；数据输出缓冲器，其缓冲从存储单元阵列读取的数据，并向数据总线输出经过缓冲的数据；以及数据选通输出缓冲器，其缓冲至少一个数据选通信号，并向数据选通总线输出经过缓冲的数据选通信号，在待机状态期间，数据选通输出缓冲器将至少一个数据选通信号第一次转变为有效逻辑电平，该有效逻辑电平低于电源电压的一半。
本发明的另一示例的实施方式针对一种控制存储器的方法，包括在跟随输入命令的第一时段之后，将数据选通信号第一次转变为有效逻辑电平，该有效逻辑电平低于电源电压的一半。
本发明的另一示例的实施方式针对一种存储控制器，包括数据输入缓冲器，其通过数据总线从至少一个存储器接收数据，并缓冲所接收的数据；数据选通输入缓冲器，其通过数据选通总线从至少一个存储器的第一存储器接收至少一个数据选通信号的第一数据选通信号，并缓冲第一数据选通信号；时钟缓冲器，其接收并缓冲时钟信号；控制信号发生器，其接收数据选通输入缓冲器的输出信号，以产生锁存时钟信号、多个奇数比特使能信号和多个偶数比特使能信号；时钟发生器，其从时钟缓冲器接收经过缓冲的时钟信号，以产生第一和第二内部时钟信号；多个奇数比特锁存电路，响应于对应的奇数比特使能信号和锁存时钟信号，各多个奇数比特锁存电路接收并锁存来自数据输入缓冲器所接收数据的对应奇数比特；多个偶数比特锁存电路，响应于对应的偶数比特使能信号和锁存时钟信号，各多个偶数比特锁存电路接收并锁存来自数据输入缓冲器所接收数据的对应偶数比特；以及切换单元，其响应于第一和第二内部时钟信号，传输由奇数比特锁存电路锁存的奇数比特和由偶数比特锁存电路锁存的偶数比特。
为了提供对本发明示例的实施方式的进一步理解，将附图包括且合并组成本说明书的一部分。
本发明的示例实施方式，并与描述一起用于解释本发明示例的实施方式的原理。
图1是说明带有中心抽头接法(CTT)的常规存储系统100的方框图。
图2A是说明常规双倍数据速率(DDR)同步动态随机存储器(DRAM)写操作期间的时序图。
图2B是说明图2A的常规DDR同步DRAM读操作期间的时序图。
图3是说明根据本发明示例的实施方式的存储系统的方框图。
图4是说明根据本发明示例的实施方式的另一存储系统的方框图。
图5A-5C是说明根据本发明另一示例的实施方式图3和图4的存储系统响应的时序图。
图6是说明根据本发明另一示例的实施方式的存储器的方框图。
图7是说明根据本发明另一示例的实施方式的存储器的方框图。
图8是说明根据本发明另一示例的实施方式的存储控制器的方框图。
图9说明关于根据本发明另一示例的实施方式图8的存储控制器的时序图。
具体实施例方式
下面，参照附图对本发明的示例的实施方式进行详细描述。
在图中，使用相同的标号表示全部附图中相同的元素。
图3是说明根据本发明示例的实施方式的存储系统300的方框图。在示例中，图3的存储系统300可以是一种点到双点的系统。
在图3的示例的实施方式中，存储系统300可以包括存储器33和35、控制存储器33和35的存储控制器31、数据总线DQ、数据选通总线DQS、第一片选信号总线/CSa、第二片选信号总线/CSb、以及命令/地址总线CMD/ADD。在示例中，数据总线DQ和数据选通总线DQS可以是连接在存储控制器31与存储器33和35之间的双向信号线。在另外的示例中，第一片选信号总线/CSa、第二片选信号总线/CSb以及命令/地址总线CMD/ADD可以是连接在存储控制器31与存储器33和35之间的单向信号线。在另外的示例中，存储控制器31与存储器33和35可以是同步存储器。
在图3的示例的实施方式中，各存储器33和35可以向数据总线DQ和数据选通总线DQS输出数据选通信号。存储器33和35可以将数据选通信号转变为第二逻辑电平(例如，低逻辑电平)。
在图3的示例的实施方式中，在输出数据之后的主动待机周期(例如，响应于读操作)，各存储器33和35的数据选通输出驱动器(未示出)可以不将数据选通信号DQS转变为高阻态。相反地，各存储器33和35的数据选通输出驱动器可以将数据选通信号DQS转变为第二逻辑电平(例如，低逻辑电平)，直至数据选通输出驱动器确定将数据选通信号DQS设定为高阻态。
在图3的示例的实施方式中，各存储器33和35可以确定何时将数据选通信号DQS设定为高阻态。例如，存储控制器31(可选择地表示为“A”点)可以对应为主控，而各存储器33(可选择地表示为“B”点)和存储器35(可选择地表示为“C”点)可以对应为受控。在A、B和C各点可以确定数据选通信号DQS。可以使用命令总线CMD来确定数据选通信号DQS在A、B和C点的状态。
在图3的实施方式中，因为A点起到主控作用，所以A点能够知晓整个存储系统300的全部命令状态。如上所述，数据选通信号DQS的到达时间、例如从B点或C点之一到达A点的到达时间，当从B点或者C点读取(例如，输出)数据时，使用常规方法和系统则难以估计。在本发明的另一示例的实施方式中，如果B点和/或C点(例如，其与存储器相对应)知晓命令状态，B点和/或C点就可以更准确地估计数据选通信号DQS的到达时间，这样就可以提高数据选通信号总线的效率。据此，在示例中，这样配置存储器33和35，使它们可以访问关于命令总线CMD上命令状态的信息。
在图3的示例的实施方式中，存储器33和35各自可以包括与第一片选信号总线/CSa相连接的第一片选脚/CS0，以及与第二片选信号总线/CSb相连接的第二片选脚/CS1。对于各存储器33和35而言，第一片选脚/CS0可以用于一般的存储操作，而第二片选脚/CS1可以用来“窥探”(例如，检测、监视等)传输给其它存储器(例如，就存储器35方面而言，“其它”存储器可以是存储器33等)的命令。因此，各存储器33和35可以通过检测第二片选脚/CS1所接收的信号，来确定命令是否输入到其它存储器，并根据检测的结果来控制数据选通输出驱动器。
在图3的示例的实施方式中，如果在第一片选脚/CS0接收到的信号转变为第二逻辑电平(例如，低逻辑电平)，而输入到第二片选脚/CS1的信号转变为第一逻辑电平(例如，高逻辑电平)，通过命令总线CMD输入的命令就可以解释为给予对应存储器(例如，存储器33、存储器35等)(例如，执行检测的存储器)的命令。可选择地，当输入到第一片选脚/CS0的信号转变为第一逻辑电平(例如，高逻辑电平)，而输入到第二片选脚/CS1的信号转变为第二逻辑电平(例如，低逻辑电平)，通过命令总线CMD输入的命令就可以解释为给予其它存储器(例如，未执行检测的存储器)的命令。下面，参照图6和图7，对本发明的上述示例的实施方式进行详细描述。
现在对图3的存储系统300的示例操作进行描述。
在图3的存储系统300的示例操作中，存储控制器31可以将第一片选信号/CSa转变为第二逻辑电平(例如，低逻辑电平)，将第二片选信号/CSb转变为第一逻辑电平(例如，高逻辑电平)，并通过命令总线CMD向存储器33和存储器35之一发送第一读命令RD。第一存储器33可以将第一读命令RD解释为指向第一存储器33。第一存储器33可以在接收到第一读命令RD之后，将数据选通信号DQS转变为第二逻辑电平(例如，低逻辑电平)若干时钟周期(例如，一个时钟周期)。第一存储器33也可以在输出数据之后(例如，响应于第一读命令RD)，将数据选通信号DQS转变为第二逻辑电平。
在图3存储系统300的示例操作中，在将第一读命令RD输入到第一存储器33之后，可以将第二读命令RD输入到第一存储器33。第一存储器33可以将数据选通信号DQS转变为第二逻辑电平(例如，低逻辑电平)。在CAS等待时间之后，第一存储器33可以在脉冲串长度(例如，响应于第二读命令RD)内翻转(toggle)数据选通信号。在翻转之后，第一存储器可以将数据选通信号DQS转变为第二逻辑电平。参照图5A，下面对说明上述示例情况的时序图进行更为详细的讨论。
在图3存储系统300的示例操作中，在控制第一片选信号/CSa和第二片选信号/CSb值使得第二读命令RD输入到第二存储器33之后，将第二读命令RD输入到第一存储器35时，第一存储器33可以检测输入到第二存储器35的第二读命令RD，并在下一个时钟信号边沿将数据选通信号DQS从第二逻辑电平(例如，低逻辑电平)转变为高阻态。可以将第一存储器33的数据选通输出驱动器(未示出)关闭。当第一存储器33的数据选通信号输出驱动器被关闭时，第二存储器35接通数据选通信号输出驱动器，以将数据选通信号DQS转变为第二逻辑电平，并在脉冲串长度内翻转数据选通信号。在翻转之后，第二存储器35可以将数据选通信号转变回到第二逻辑电平。
在图3存储系统300的示例操作中，在将第一读命令RD输入到第一存储器33之后，可以将写命令WR输入到第一存储器33和第二存储器35之一。在跟随写命令WR的时钟信号边沿(例如，上升沿、下降沿等)，第一存储器33可以将数据选通信号DQS转变为高阻态。存储控制器31可以使数据选通信号总线保持在第二逻辑电平。参照图5B，下面对说明上述示例情况的时序图进行更为详细的讨论。在示例中，与该写命令WR相比，跟随该写命令WR的第二写命令WR可以类似地起作用。
在图3存储系统300的示例操作中，在将写命令WR输入到第一存储器33之后，可以将读命令RD输入到第一存储器33。在跟随读命令RD的时钟信号边沿(例如，上升沿、下降沿等)，存储器33可以将数据选通信号DQS转变为第二逻辑电平(例如，低电平)，并可以在脉冲串长度(例如，响应于读命令RD用于输出数据的时间长度)内翻转数据选通信号DQS。在翻转之后，存储器33可以将数据选通信号DQS转变回到第二逻辑电平。
在图3的存储系统300的示例操作中，在将写命令WR输入到存储器33之后，可以将读命令RD输入到存储器35。存储器33可以检测该读命令RD，并可以在下一时钟信号边沿(例如，上升沿、下降沿等)，将数据选通信号DQS转变为第二逻辑电平(例如，低逻辑电平)。存储器33可以在脉冲串长度内翻转数据选通信号，并在翻转之后，将数据选通信号转变回到第二逻辑电平(例如，低逻辑电平)。
在图3的存储系统300的示例操作中，在命令响应(例如，响应读命令、响应写命令等)之前，第一存储器33和第二存储器35可以处于预充电待机状态。在预充电待机状态，第一存储器33和第二存储器35可以将各自的数据选通信号转变为高阻态以降低功率消耗。从而可以关闭第一存储器33和第二存储器35的数据选通输出驱动器。预充电状态可以表示与存储器33和35中存储单元相连接的字线无效。
尽管上述图3的具体实施方式
可以说明用一点(例如，A点，存储控制器31等)对两点(例如，B点和C点，存储器33和35等)相连接的存储系统的示例，本发明其它的具体实施方式
可以使用另外的点对点连接的比例。例如，可以建立一种点对点连接(例如，不同于一点对两点的连接)。参照图4，下面将更为详细地描述点对点连接的具体实施方式
。
此外，图3所示的示例的实施方式可以说明本发明示例的实施方式在存储系统中作为存储器的应用。然而，本发明其它的示例的实施方式也可以在存储控制器(例如，存储控制器31)中实现。
图4是根据本发明另一示例的实施方式的存储系统400的方框图。存储系统400可以包括点对点连接。
在图4的示例的实施方式中，存储系统400可以包括存储器43、用于控制存储器43的存储控制器41、数据总线DQ、数据选通总线DQS、片选信号总线/CSa和命令/地址总线CMD/ADD。
在图4的具体实施方式
中，存储系统400包括单一存储器(例如，存储器43)和单一片选信号总线(例如，片选信号总线/CSa)。与图3中可以包括两个片选脚的存储器33和35相比，存储器43可以包括一个片选脚(例如，片选脚/CS0)。如果图3的存储控制器31取代图4的存储控制器41，在第一逻辑电平(例如，高逻辑电平)时可以将电源电压VDD施加到第二片选脚/CS1(例如，使该信号无效)，因为存储控制器31中包括第二片选脚/CS1，但在图4的存储系统400中却不需要使用。
在图4的示例的实施方式中，存储器43可以向数据选通总线DQS输出数据选通信号，其可以选通数据到数据总线DQ。跟随选通信号DQS的翻转边沿(例如，上升沿、下降沿等)，存储器43不需要将数据选通信号DQS驱动到高阻态。相反地，跟随读操作的脉冲串长度之后，存储器43可以将数据选通信号转变为第二逻辑电平(例如，低逻辑电平)。因此，在输出与脉冲串长度相对应的数据之后，存储器43中的数据选通输出驱动器不需要将数据选通信号DQS转变为高阻态，而是将数据选通信号转变为第二逻辑电平(例如，低逻辑电平)，直到存储器43确定将数据选通信号DQS转变为高阻态。
现在对图4的存储系统400的示例操作进行描述。
在图4的存储系统400的示例操作中，可以将片选信号/CSa设定为第二逻辑电平(例如，低逻辑电平)，并通过命令总线CMD发送读命令RD。存储器43接收读命令RD，并在下一时钟周期将数据选通信号DQS转变为第二逻辑电平。存储器43可以在响应于读命令RD的脉冲串长度内翻转数据选通信号。在翻转之后，存储器43将数据选通信号转变回到第二逻辑电平。
在图4的存储系统400的示例操作中，可以将两个连续的读命令RD输入到存储器43。在两个连续读命令RD的第二个被发送之后，存储器43将数据选通信号DQS转变为第二逻辑电平。在响应于第二读命令RD的CAS等待时间之后，存储器43可以在脉冲串长度内翻转数据选通信号。在翻转之后，存储器43转变数据选通信号回到第二逻辑电平。参照图5A，下面对说明上述示例情况的时序图进行详细讨论。
在图4的存储系统400的示例操作中，可以将片选信号/CSa设定为第二逻辑电平(例如，低逻辑电平)，并将跟随有写命令WR的读命令RD输入到存储器43。在跟随写命令WR的时钟信号边沿(例如，上升沿、下降沿等)，存储器43可以将数据选通信号转变为高阻态。在另一示例中，在上述写命令跟随读命令的情况下，存储控制器41可以将数据选通信号DQS保持在第二逻辑电平，使数据选通总线保持在第二逻辑电平。参照图5B，下面对说明上述示例情况的时序图进行详细讨论。
在图4的存储系统400的示例操作中，可以将片选信号/CSa设定为第二逻辑电平(例如，低逻辑电平)，并将跟随有读命令RD的写命令WR输入到存储器43。在读命令RD之后的时钟周期，存储器43将数据选通信号DQS转变为第二逻辑电平。存储器43可以在脉冲串长度内翻转数据选通信号。在翻转之后，存储器43转变数据选通信号DQS回到第二逻辑电平。参照图5C，下面对说明上述示例情况的时序图进行详细讨论。
在图4的存储系统400的示例操作中，在预充电待机状态下，存储器43可以将数据选通信号转变为高阻态。因此，在预充电待机状态下，可以使存储器43中的数据选通输出驱动器关闭。
图5A至图5C是分别说明根据本发明另一示例的实施方式图3的存储系统300和图4的存储系统400的响应时序图。在图5A至图5C的具体实施方式
中，脉冲串长度BL可以为4，而CAS等待时间CL可以为3。图5A可以代表其中由至少存储系统300/400的存储器之一接收两个连续的读命令的上述状况(例如，相对于图3的存储系统300，或者图4的存储系统400)。图5B可以代表其中由至少存储系统300/400的存储器之一接收跟随有写命令的读命令的上述状况(例如，相对于图3的存储系统300，或者图4的存储系统400)。图5C可以代表其中由至少存储系统300/400的存储器之一接收两个连续的写命令的上述状况(例如，相对于图3的存储系统300，或者图4的存储系统400)。
图6是说明根据本发明另一示例的实施方式的存储器600的方框图。在示例中，存储器600可以是图4的存储器43的示例。
在图6的具体实施方式
中，存储器600可以包括存储单元61、输出从存储单元阵列61所读取数据的数据输出缓冲器62、输出数据选通信号DQS的数据选通输出缓冲器63、产生数据选通信号DQS模式的数据选通信号模式发生器64以及命令译码器65。存储器600可以进一步包括片选脚/CS0、命令输入脚/RAS、/CAS和/WE、时钟使能脚CKE和时钟输入脚CK。
在图6的示例的实施方式中，命令译码器65可以通过命令输入脚/RAS、/CAS和/WE接收命令。如果将输入到片选脚/CS0的信号设定为第二逻辑电平(例如，低逻辑电平)，就可以响应于译码的命令，对数据输出缓冲器62、数据选通输出缓冲器63和DQS模式发生器64进行控制。例如，当输入到片选脚/CS0的信号设定为第二逻辑电平，并通过命令输入脚/RAS、/CAS和/WE输入读命令RD，在跟随命令RD的时钟周期，命令译码器65可以使能(例如，转变为第一逻辑电平)数据选通输出缓冲器63，将数据选通信号DQS转变为第二逻辑电平。DQS模式发生器64可以向数据选通输出缓冲器63输出响应于读命令脉冲串长度翻转的数据模式。数据选通输出缓冲器63则可以输出与翻转的模式相对应的数据选通信号DQS。数据选通输出缓冲器63不需要在翻转之后将数据选通信号转变为高阻态，而是在翻转的最后边沿之后，将数据选通信号DQS转变为第二逻辑电平。
图6的示例的实施方式中，如果存储器600接收两个连续的读命令RD，命令译码器65就控制数据选通输出缓冲器63，将数据选通信号DQS转变为第二逻辑电平(例如，低逻辑电平)。DQS模式发生器64响应于两个读命令后者的脉冲串长度，向数据选通输出缓冲器63输出翻转的模式。数据选通输出缓冲器63就可以输出与翻转的模式相对应的数据选通信号DQS。数据选通输出缓冲器63不需要在翻转之后将数据选通信号转变为高阻态，而是将数据选通信号DQS转变为第二逻辑电平(例如，低逻辑电平)。
在图6的具体实施方式
中，当输入到片选脚/CS0的信号设定为第二逻辑电平(例如，低逻辑电平)，并且读命令RD跟随有写命令WR时，命令译码器65控制数据选通输出缓冲器63，在跟随写命令WR的时钟信号边沿，将数据选通信号DQS转变为高阻态。从而可以关闭数据选通输出缓冲器63。
在图6的示例的实施方式中，当输入到片选脚/CS0的信号设定为第二逻辑电平(例如，低逻辑电平)，并且写命令WR跟随有读命令RD时，命令译码器65控制数据选通输出缓冲器63，在跟随读命令RD的时钟周期将数据选通信号DQS转变为第二逻辑电平(例如，低逻辑电平)。
在图6的示例的实施方式中，在预充电待机状态，命令译码器65可以控制数据选通输出缓冲器63，将数据选通信号DQS转变为高阻态。
图7是说明根据本发明另一示例的实施方式的存储器700的方框图。在示例中，存储器700可以是至少图4的存储器33和存储器35之一的示例。
在图7的具体实施方式
中，存储器700可以包括存储单元71、缓冲并输出从存储单元阵列71所读取数据的数据输出缓冲器72、缓冲并输出数据选通信号DQS的数据选通输出缓冲器73、产生数据选通信号DQS模式的数据选通信号模式发生器74以及命令译码器75。存储器700可以进一步包括第一片选脚/CS0、第二片选脚/CS1、命令输入脚/RAS、/CAS和/WE、时钟使能脚CKE和时钟输入脚CK。
在图7的示例的实施方式中，命令译码器75可以将命令输入脚/RAS、/CAS和/WE上的命令解释为要让存储器700执行的命令，并且当输入到第一片选脚/CS0的信号设定为第二逻辑电平(例如，低逻辑电平)而输入到第二片选脚/CS1的信号设定为第一逻辑电平(例如，高逻辑电平)时可以接收命令。命令译码器75可以对接收的命令进行译码，并可以基于译码的命令，对数据输出缓冲器72、数据选通输出缓冲器73和DQS模式发生器74进行控制。
在图7的示例的实施方式中，当输入到第一片选脚/CS0的信号设定为第一逻辑电平(例如，高逻辑电平)而输入到第二片选脚/CS1的信号设定为第二逻辑电平(例如，低逻辑电平)时，命令译码器75可以将通过命令输入脚/RAS、/CAS和/WE输入的命令解释为指定给除存储器700之外的存储器(例如，如果存储器700代表存储器35，就是存储器33等)的命令，从而不接收该命令。
在图7的示例的实施方式中，当输入到第一片选脚/CS0的信号设定为第二逻辑电平(例如，低逻辑电平)，输入到第二片选脚/CS1的信号设定为第一逻辑电平(例如，高逻辑电平)，并通过命令输入脚/RAS、/CAS和/WE输入读命令RD时，在跟随读命令RD的时钟周期，命令译码器75控制数据选通输出缓冲器73，将数据选通信号DQS转变为第二逻辑电平(例如，低逻辑电平)。DQS模式发生器74可以向数据选通输出缓冲器73输出与读命令RD的脉冲串长度相对应的翻转模式。数据选通输出缓冲器73就可以输出与该模式相对应的数据选通信号。在数据选通信号翻转之后(例如，在脉冲串长度期间输出读取的数据之后)，数据选通输出缓冲器73将数据选通信号转变为第二逻辑电平(例如，低逻辑电平)。
在图7的示例的实施方式中，如果向存储器700提供两个连续的读命令RD，命令译码器75可以控制数据选通输出缓冲器73，将数据选通信号转变为第二逻辑电平(例如，低逻辑电平)。
在图7的示例的实施方式中，如果通过命令输入脚/RAS、/CAS和/WE输入第一读命令RD，并将输入到第一片选脚/CS0的信号设定为第一逻辑电平(例如，高逻辑电平)，而输入到第二片选脚/CS1的信号设定为第二逻辑电平(例如，低逻辑电平)，从而将第二读命令RD输入到另一存储器(例如，不是存储器700)，则命令译码器75可以检测第二读命令RD，并控制数据选通输出缓冲器73，在跟随第二读命令RD的时钟信号边沿将数据选通信号DQS转变为高阻态。
在图7的示例的实施方式中，如果读命令RD跟随有写命令WR，命令译码器75可以控制数据选通输出缓冲器73，在跟随写命令WR的时钟信号边沿(例如，上升沿、下降沿等)，将数据选通信号DQS转变为高阻态。
在图7的示例的实施方式中，如果通过命令输入脚/RAS、/CAS和/WE输入读命令RD，将输入到第一片选脚/CS0的信号设定为第一逻辑电平(例如，高逻辑电平)，并将输入到第二片选脚/CS1的信号设定为第二逻辑电平(例如，低逻辑电平)，从而将写命令WR输入到另一存储器(例如，不是存储器700)，命令译码器75可以检测写命令WR，并控制数据选通输出缓冲器73，在跟随写命令WR的时钟信号边沿(例如，上升沿、下降沿等)，将数据选通信号DQS转变为高阻态。
在图7的示例的实施方式中，如果写命令WR跟随有读命令RD，命令译码器75可以控制数据选通输出缓冲器73，跟随读命令RD(例如，在读命令RD之后、紧接在读命令RD之后的时钟周期等)，将数据选通信号DQS转变为第二逻辑电平(例如，低逻辑电平)。
在图7的示例的实施方式中，如果通过命令输入脚/RAS、/CAS和/WE输入写命令WR，将输入到第一片选脚/CS0的信号设定为第一逻辑电平(例如，高逻辑电平)，并将输入到第二片选脚/CS1的信号设定为第二逻辑电平(例如，低逻辑电平)，从而将读命令RD输入到另一存储器(例如，不是存储器700)，命令译码器75可以检测读命令RD，并控制数据选通输出缓冲器73，在跟随读命令RD的时钟信号边沿(例如，上升沿、下降沿等)，将数据选通信号DQS转变为高阻态。
在图7的示例的实施方式中，如果写命令WR跟随有读命令RD，命令译码器75可以控制数据选通输出缓冲器73，在写命令WR之后(例如，在写命令之后的下一时钟周期)，将数据选通信号转变为高阻态。
在图7的示例的实施方式中，如果通过命令输入脚/RAS、/CAS和/WE输入第一写命令WR，将输入到第一片选脚/CS0的信号设定为第一逻辑电平(例如，高逻辑电平)，并将输入到第二片选脚/CS1的信号设定为第二逻辑电平(例如，低逻辑电平)，从而将第二写命令WR输入到另一存储器，命令译码器75可以检测第二写命令WR，并控制数据选通输出缓冲器73，在跟随第二写命令的时钟信号边沿(例如，上升沿、下降沿等)，将数据选通信号DQS转变为高阻态。
在本发明的另一示例的实施方式中，在图6和图7中分别说明的存储器600和存储器700可以包括延迟锁定环(DLL)电路(未示出)，其使输出数据DQ与时钟信号CK同步。如果存储器600和700使输出数据DQ与时钟信号CK同步，并输出经同步的输出数据DQ，存储控制器(例如，图3的存储控制器31、图4的存储控制器41等)就可以用提高的精确度和/或稳定性来估计有关同步的输出数据在存储控制器处的到达时间。在本发明可替换的示例的实施方式中，存储器600和700可以不包括DLL电路。在存储器600和700不包括DLL电路的示例中，可以增加前同步期(preambleperiod)和/或使数据选通信号连续保持在第二逻辑电平(例如，低逻辑电平)，从而将接收器配置成与存储控制器一起操作，就可以识别有效数据选通翻转。
图8是图示根据本发明另一实施方式的存储控制器800的方框图。在示例中，可以这样配置存储控制器800，使其可以与不包括DLL电路的存储器(未示出)(例如，存储器33、35、43、600、700等)通信。
在图8的示例的实施方式中，存储控制器800可以包括数据输入缓冲器81、数据选通输入缓冲器82、时钟缓冲器83、控制信号发生器84、时钟发生器85、多个奇数比特数据锁存电路86和88、多个偶数比特数据锁存电路87和89、切换单元90和内部数据锁存电路91和92。
在图8的示例的实施方式中，根据参考电压VREF，数据输入缓冲器81可以接收并缓冲数据DIN。根据参考电压VREF，数据选通输入缓冲器82可以接收并缓冲选通数据DIN的数据选通信号DQS。根据参考电压VREF，时钟缓冲器83可以接收并缓冲时钟信号CK。
在图8的示例的实施方式中，控制信号发生器84可以包括接收数据选通输入缓冲器82输出信号的脉冲发生器841，以及响应于脉冲发生器841输出信号的环形计数器842。脉冲发生器841可以产生锁存时钟信号LCK，其匹配数据选通输入缓冲器82的输出信号。环形计数器842可以对锁存时钟信号LCK的转变(例如，在第一逻辑电平与第二逻辑电平之间)进行计数，以产生可以使能锁存电路86、87、88、89的信号EN0、EN1、EN2和EN3。环形计数器842可以响应于锁存时钟信号LCK的第一边沿(例如，上升沿、下降沿等)，产生多个奇数比特使能信号EN0和EN2，以及响应于锁存时钟信号LCK的第二边沿(例如，下降沿、上升沿等)，产生多个偶数比特使能信号EN1和EN3。
在图8的示例的实施方式中，可以将使能信号EN0、EN1、EN2和EN3设定为第一逻辑电平(例如，高逻辑电平)，以使能锁存电路86、87、88和89。使能信号EN0可以在锁存时钟信号LCK的第一上升沿后禁止，在锁存时钟信号LCK的第二上升沿后使能，并在锁存时钟信号LCK的第三上升沿后再次禁止。使能信号EN1可以在锁存时钟信号LCK的第一下降沿后禁止，在锁存时钟信号LCK的第二下降沿后使能，并在锁存时钟信号LCK的第三上升沿后再次禁止。使能信号EN2可以在锁存时钟信号LCK的第二上升沿后禁止，在锁存时钟信号LCK的第三上升沿后使能，并在锁存时钟信号LCK的第四上升沿后再次禁止。使能信号EN3可以在锁存时钟信号LCK的第二下降沿后禁止，在锁存时钟信号LCK的第三下降沿后使能，并在锁存时钟信号LCK的第四下降沿后再次禁止。
在图8的示例的实施方式中，时钟发生器85可以接收缓冲的时钟信号(例如，由时钟缓冲器83缓冲)，以分别产生第一内部时钟信号CKS0和第二内部时钟信号CKS1。响应于奇数比特使能信号EN0，可以使能第一奇数比特锁存电路86。响应于锁存时钟信号LCK，第一奇数比特锁存电路86可以接收并锁存经数据输入缓冲器81缓冲的第一数据(例如，第一奇数比特)。第一奇数比特锁存电路86可以包括第一触发器861，其由奇数比特使能信号EN0使能，并可以响应于锁存时钟信号LCK的边沿(例如，上升沿)锁存第一数据；以及第二触发器862，其响应于锁存时钟信号LCK的边沿(例如，下降沿)，可以锁存第一触发器861的输出信号。
在图8的示例的实施方式中，响应于偶数比特使能信号EN1，可以使能第一偶数比特锁存电路87。响应于锁存时钟信号LCK的边沿(例如，下降沿)，第一偶数比特锁存电路87可以接收并锁存经数据输入缓冲器81缓冲的第二数据(例如，第一偶数比特)。在示例中，第一偶数比特锁存电路87可以包括触发器。
在图8的示例的实施方式中，响应于奇数比特使能信号EN2，可以使能第二奇数锁存电路88。响应于锁存时钟信号LCK，第二奇数锁电路88可以接收并锁存经数据输入缓冲器81缓冲的第三数据(例如，第二奇数比特)。第二奇数比特锁存电路88可以包括第一触发器881，其可以用奇数比特使能信号EN2使能，并响应于锁存时钟信号LCK的边沿(例如，上升沿)锁存第三数据(例如，第二奇数比特)。第二奇数比特锁存电路88可以进一步包括第二触发器882，其可以响应于锁存时钟信号LCK的边沿(例如，下降沿)，锁存第一触发器881的输出信号。
在图8的示例的实施方式中，响应于第二偶数比特使能信号EN3，可以使能第二偶数比特锁存电路89。响应于锁存时钟信号LCK的边沿(例如，下降沿)，第二偶数比特锁存电路89可以接收并锁存经数据输入缓冲器81缓冲的第四数据(例如，第二偶数比特)。在示例中，第二偶数比特锁存电路89可以包括触发器。
在图8的示例的实施方式中，响应于第一内部时钟信号CKS0和第二内部时钟信号CKS1，切换单元90可以将锁存于奇数比特锁存电路86和88中的奇数数据(例如，奇数比特)以及锁存于偶数比特锁存电路87和89中的偶数数据(例如，偶数比特)传输给内部数据锁存电路91和92。切换单元90可以包括第一开关901、第二开关902、第三开关903和第四开关904。响应于第一内部时钟信号CKS0，第一开关901可以将锁存于第一奇数锁存电路86中的第一数据(例如，第一奇数比特)传输给内部数据锁存电路91。响应于第一内部时钟信号CKS0，第二开关902可以将锁存于第一偶数锁存电路87中的第二数据(例如，第一偶数比特)传输给内部数据锁存电路91。响应于第二内部时钟信号CKS1，第三开关903可以将锁存于第二奇数锁存电路88中的第三数据(例如，第二奇数比特)传输给内部数据锁存电路92。响应于第二内部时钟信号CKS1，第四开关904可以将锁存于第二偶数锁存电路89中的第四数据(例如，第二偶数比特)传输给内部数据锁存电路92。
在图8的示例的实施方式中，内部锁存电路91可以锁存传输的第一数据(例如，第一奇数比特)和传输的第二数据(例如，第一偶数比特)。同样，内部锁存电路92可以锁存传输的第三数据(例如，第二奇数比特)和传输的第四数据(例如，第二偶数比特)。
图9说明了根据本发明另一示例的实施方式图8的存储控制器800的时序图。图9的时序图可以说明一种示例，其中存储控制器800的接收器CTRL可以接收从存储器(未示出)(例如，DRAM)读取的数据。在图9中，假设CAS等待时间CL为3个时钟周期，而脉冲串长度BL可以是8个时钟周期。
在图8和图9的示例的实施方式中，值tSAC(max)可以表示输出延迟的最大时钟，而tSAC(min)表示输出延迟的最小时钟。间隔TWIN指示tSAC变化间隔(例如，值tSAC(max)与值tSAC(min)之差)。传送时间(propagation time)TPD表示将数据从存储器(例如，存储器33、35、43、600、700等)传输到存储控制器800期间的传送时间。DQS1表示从存储器输出而存储控制器800在tSAC(max)状态下接收的被延迟的数据选通信号DQS。DQS2表示从存储器输出而存储控制器800在tSAC(min)状态下接收的被延迟的数据选通信号DQS。在示例中，DQS1与DQS2可以是相移信号(例如，带有90°相位差)，使得从存储器输出的数据选通信号可以被延迟传送时间TPD，例如在主板上，在tSAC(max)和tSAC(min)状态下，并且存储控制器800因此调整选通数据。
在图8和图9的示例的实施方式中，存储控制器800可以估计关于数据从存储器(例如，存储器33、35、43、600、700等)输出、在存储控制器800处接收的到达时间(例如，对应于三个时钟周期与传送时间TPD之和)。因此，如图9所示，图8的存储控制器800可以估计在大约时刻T4可以输入数据。但数据到达时间可能还进一步取决于对于存储器的间隔TWIN(例如，值tSAC(max)与值tSAC(min)之差)。
在图8和图9的示例的实施方式中，根据图9中tSAC(max)的DQS1，使能信号EN0、EN1、EN2和EN3可以分别使能锁存电路86、87、88和89。在第一奇数比特锁存电路86的第一触发器861接收第一数据(例如，第一奇数比特)之后禁止使能信号EN0，并可以在DQS1的第一上升沿将第一数据锁存。在第一偶数比特锁存电路87的触发器接收第二数据(例如，第一偶数比特)之后禁止使能信号EN1，并可以在DQS1的第一下降沿将第二数据锁存。在第二奇数比特锁存电路88的第一触发器881接收第三数据(例如，第二奇数比特)之后禁止使能信号EN2，并可以在DQS1的第二上升沿将第三数据锁存。在第二偶数比特锁存电路89的触发器接收第四数据(例如，第二偶数比特)之后禁止使能信号EN3，并可以在DQS1的第二下降沿将第四数据锁存。
在图8和图9的示例的实施方式中，第一奇数比特锁存电路86的第二触发器862可以锁存由第一触发器861接收的第一数据(例如，第一奇数比特)。第二奇数比特锁存电路88的第二触发器882可以锁存由第一触发器881接收的第三数据(例如，第二奇数比特)。
在图8和图9的示例的实施方式中，为了将锁存于第一奇数比特锁存电路86和第一偶数比特锁存电路87中的数据传输给第一内部数据锁存电路91，可以使能第一内部时钟信号CKS0。在示例中，使能第一内部时钟信号CKS0时的时刻，可以至少滞后于DQS1的第一下降沿，而在其它示例中，使能第一内部时钟信号CKS0时的时刻，则可以滞后于第二下降沿、第三下降沿等，因为可以在数据被锁存于第一奇数比特锁存电路86的第二触发器862与第一偶数比特锁存电路87之后，使能第一内部时钟信号CKS0。
在图8和图9的示例的实施方式中，如果存储控制器800根据DQS2(例如，tSAC(min))接收数据，则可以产生上述有关图8中的使能信号EN0、EN1、EN2和EN3。但与以上给出的描述不同，第一内部时钟信号CKS0可以领先至少DQS2的第三下降沿，因为在用第五数据(例如，第三奇数比特)和第六数据(例如，第三偶数比特)重写锁存于第一奇数比特锁存电路86的第二触发器862和第一偶数比特锁存电路87中的第一数据(例如，第一奇数比特)和第二数据(例如，第一偶数比特)之前，使能第一内部时钟信号CKS0时，可以将第一数据(例如，第一奇数比特)和第二数据(例如，第一偶数比特)传输给第一内部数据锁存电路91。据此，第一内部时钟信号CKS0的上升沿可以滞后于DQS1的第一下降沿，并领先于DQS2的第三下降沿。
在本发明的另一示例的实施方式中，参照图8和图9，如果使间隔TWIN增大，在存储控制器800中可以包括用于锁存数据的触发器，从而使增大的间隔TWIN不会影响存储控制器800中数据的正确接收。
在本发明的另一示例的实施方式中，存储系统(例如，存储系统300、存储系统400等)可以在存储器中包括数据选通输出驱动器，该存储器在待机期间不需要将数据选通信号转变为高阻态，而是将数据选通信号转变为第二逻辑电平(例如，低逻辑电平)。响应于其它触发条件，可以将数据选通信号可选择地转变为高阻电平。数据选通总线从而可以减少在待机期间(例如，从VDD/2降下来)的功率消耗，这同样可以提高存储系统的操作效率。
以上描述了本发明的示例的实施方式，容易理解可以用很多方式对此进行修改。例如，尽管第一逻辑电平上述为高逻辑电平，而第二逻辑电平上述为低逻辑电平，可以理解本发明的其它示例的实施方式可以配置成按照第一逻辑电平表示低电平而第二逻辑电平表示高电平进行操作。此外，电压转变可以表示在电压方面达到目标电压的变化，但可替换地，也可以表示保持电压以保持在目标电压上。尽管上述示例的存储系统300、400等给定有单个存储控制器以及一个或者两个存储器，可以理解本发明的其它示例的实施方式可以改变此比例，以包括任意数量的存储控制器和/或存储器。此外，尽管给定存储器600和700分别作为存储器43和33/35的示例，可以理解本发明的其它示例的实施方式可以包括其它存储器。此外，尽管上述本发明的具体实施方式
针对使用中心抽头接法的存储系统，但可以理解本发明的其它具体实施方式
也可以针对使用其它接法方法的系统。
此外，在本发明的另一示例的实施方式中，第二逻辑电平可以对应于有效逻辑电平，有效逻辑电平是是一种逻辑电平，足以减少接收器(例如，存储器)将总线上的噪声误解为传输信号的机会。
这些修改并未脱离本发明具体实施方式
的精神和范围，并且本领域技术人员容易理解，所有这些修改都包括在所附权利要求的范围内。
权利要求
1.一种存储系统，包括存储控制器，控制至少一个存储器；数据总线，连接在所述至少一个存储器和所述存储控制器之间，用于传输数据；以及数据选通总线，连接在所述至少一个存储器与所述存储控制器之间，以传输至少一个数据选通信号，在待机状态期间所述至少一个存储器将所述至少一个数据选通信号第一次转变为有效逻辑电平，所述有效逻辑电平低于电源电压的一半。
2.根据权利要求1所述的存储系统，其中，在读操作之后转变到所述待机状态。
3.根据权利要求1所述的存储系统，其中，将第一读命令从所述存储控制器输入到所述至少一个存储器的第一存储器，所述第一存储器在所述读命令后的第一时段之后执行第一次转变，将所述至少一个数据选通信号的第一数据选通信号转变为所述有效逻辑电平，并且在第二时段之后，将所述第一数据选通信号第二次转变为所述有效逻辑电平，所述第二时段包括所述第一时段和在其中输出所读取数据的脉冲串长度。
4.根据权利要求3所述的存储系统，其中，在将所述第一读命令输入到所述第一存储器之后，将第二读命令输入到所述第一存储器，所述第一存储器在输入所述第二读命令之后将所述第一数据选通信号第三次转变为所述有效电平，响应于所述第二读命令，在CAS等待时间之后，在用于所述第二读命令的所述脉冲串长度内翻转所述第一数据选通信号，并且在所述翻转之后将所述第一数据选通信号第四次转变为所述有效逻辑电平。
5.根据权利要求3所述的存储系统，其中，在将所述第一读命令输入到所述第一存储器之后，将第二读命令输入到所述至少一个存储器的第二存储器，所述第一存储器检测输入到所述第二存储器的所述第二读命令，并且将所述至少一个数据选通信号的第二数据选通信号第三次转变为高阻态。
6.根据权利要求5所述的存储系统，其中，所述第二存储器第四次转变所述第二数据选通信号为所述有效逻辑电平，在所述脉冲串长度内翻转所述第二数据选通信号，并且在翻转之后将所述第二数据选通信号第五次转变为所述有效逻辑电平。
7.根据权利要求3所述的存储系统，其中，在将所述第一读命令输入到所述第一存储器之后，将写命令输入到所述第一存储器和所述第二存储器之一，在输入所述写命令之后，所述第一存储器将所述第一数据选通信号第三次转变为高阻态。
8.根据权利要求7所述的存储系统，其中，无论是否将所述第一存储器的第一数据选通信号第三次转变为所述高阻态，所述存储控制器将所述数据选通总线保持在所述有效逻辑电平。
9.根据权利要求1所述的存储系统，其中，将写命令输入到所述至少一个存储器的第一存储器，该写命令跟随有输入到所述第一存储器的读命令，所述第一存储器在所述读命令后的第一时段之后，将所述至少一个数据选通信号的第一数据选通信号第一次转变为所述有效逻辑电平，并且在第二时段之后，将所述第一数据选通信号第二次转变为所述有效逻辑电平，所述第二时段包括所述第一时段和在其中输出所读取数据的脉冲串长度。
10.根据权利要求1所述的存储系统，其中，将写命令输入到所述至少一个存储器的第一存储器，该写命令跟随有输入到所述至少一个存储器的第二存储器的读命令，所述第二存储器检测所述读命令，并在所述读命令后的第一时段之后，将所述至少一个数据选通信号第一次转变为所述有效逻辑电平，并且在第二时段之后，将所述至少一个数据选通信号第二次转变为所述有效逻辑电平，所述第二时段包括所述第一时段和在其中输出所读取数据的脉冲串长度。
11.根据权利要求1所述的存储系统，其中，所述至少一个存储器包括存储单元阵列，数据输出缓冲器，缓冲从所述存储单元读取的数据，并向所述数据总线输出所述经过缓冲的数据，以及数据选通输出缓冲器，缓冲所述至少一个数据选通信号，并向所述数据选通总线输出所述经过缓冲的数据选通信号，其中，在响应于读命令从所述数据输出缓冲器输出数据之后，所述数据选通输出缓冲器将所述至少一个数据选通信号转变为所述有效逻辑电平。
12.根据权利要求11所述的存储系统，其中，所述至少一个存储器还包括至少一个片选脚；多个命令输入脚；数据选通信号模式发生器，向所述数据选通输出缓冲器提供与所述读命令脉冲串长度相对应的翻转模式，作为所述数据选通信号；以及命令译码器，译码通过至少多个命令输入脚之一接收的命令，并且根据译码来控制所述数据选通输出缓冲器和所述数据选通信号模式发生器。
13.根据权利要求12所述的存储系统，其中，所述至少一个存储器包括第一存储器和第二存储器，所述至少一个片选脚包括第一片选脚和第二片选脚，所述命令译码器根据输入到所述第一片选脚的第一信号和输入到所述第二片选脚的第二信号的逻辑电平，将所述命令解释为指定给所述第一存储器和所述第二存储器之一。
14.根据权利要求12所述的存储系统，其中，所述至少一个片选脚包括第一片选脚和第二片选脚，以及，如果所述第一片选脚设定为第一逻辑电平而所述第二片选脚设定为第二逻辑电平，所述命令译码器就将所述命令解释为指定给所述第一存储器，如果所述第一片选脚设定为所述第二逻辑电平而所述第二片选脚设定为所述第一逻辑电平，所述命令译码器就将所述命令解释为指定给所述第二存储器。
15.根据权利要求1所述的存储系统，其中，所述至少一个存储器不包括延迟锁定环电路。
16.根据权利要求1所述的存储系统，其中，所述存储控制器包括数据输入缓冲器，通过所述数据总线从所述至少一个存储器接收数据，并且缓冲所述接收的数据；数据选通输入缓冲器，通过所述数据选通总线从所述至少一个存储器的第一存储器接收所述至少一个数据选通信号的第一数据选通信号，并且缓冲所述第一数据选通信号；时钟缓冲器，接收并缓冲时钟信号；控制信号发生器，接收所述数据选通输入缓冲器的输出信号，以产生锁存时钟信号、多个奇数比特使能信号和多个偶数比特使能信号；时钟发生器，接收来自所述时钟缓冲器的缓冲过的时钟信号，以产生第一和第二内部时钟信号；多个奇数比特锁存电路，所述多个奇数比特锁存电路的每一个响应于对应的奇数比特使能信号和锁存时钟信号，接收并锁存来自所述数据输入缓冲器的所接收数据的对应奇数比特；多个偶数比特锁存电路，所述多个偶数比特锁存电路的每一个响应于对应的偶数比特使能信号和所述锁存时钟信号，接收并锁存来自所述数据输入缓冲器的所接收数据的对应偶数比特；以及切换单元，响应于所述第一和第二内部时钟信号，传输由所述奇数比特锁存电路锁存的所述奇数比特以及由所述偶数比特锁存电路锁存的所述偶数比特。
17.根据权利要求1所述的存储系统，其中，在预充电待机状态期间，所述至少一个存储器将所述至少一个数据选通信号第二次转变为高阻态，所述预充电状态在所述待机状态之前。
18.根据权利要求12所述的存储系统，其中，当输入到所述至少一个片选脚的信号被设定为第一逻辑电平和第二逻辑电平之一时，所述命令译码器接收所述命令输入脚上的命令。
19.一种存储器，包括存储单元阵列；数据输出缓冲器，缓冲从所述存储单元阵列读取的数据，并向数据总线输出所述缓冲的数据；以及数据选通输出缓冲器，缓冲至少一个数据选通信号，并向数据选通总线输出所述缓冲的数据选通信号，所述数据选通输出缓冲器在待机状态期间将所述至少一个数据选通信号第一次转变为有效逻辑电平，所述有效逻辑电平低于电源电压的一半。
20.根据权利要求19所述的存储器，其中，在响应于命令从所述数据输出缓冲器输出数据之后，出现所述待机状态。
21.根据权利要求20所述的存储器，其中，所述命令是读命令。
22.根据权利要求20所述的存储器，还包括至少一个片选脚；多个命令输入脚；数据选通信号模式发生器，向所述数据选通输出缓冲器提供与响应于所述命令所输出脉冲串长度数据相对应的翻转模式，作为所述至少一个数据选通信号；以及命令译码器，译码通过至少所述多个命令输入脚之一接收的所述命令，并且根据所述译码来控制所述数据选通输出缓冲器和所述数据选通信号模式发生器。
23.根据权利要求22所述的存储器，其中，所述命令是通过所述至少多个所述命令输入脚之一输入的第一读命令，所述数据选通输出缓冲器在所述读命令后的第一时段，对所述至少一个所述选通信号的第一数据选通信号执行所述第一次转变，并且在第二时段之后，将所述第一数据选通信号第二次转变为所述有效逻辑电平，所述第二时段包括所述第一时段和在其中输出所读取数据的脉冲串长度。
24.根据权利要求23的存储器，其中，在所述第一读命令之后，通过所述至少多个所述命令输入脚之一输入第二读命令，所述数据选通输出缓冲器在输入所述第二读命令之后，将所述第一数据选通信号第三次转变为有效逻辑电平，响应于所述第二读命令，在CAS等待时间之后，在关于第二读命令的脉冲串长度内，翻转所述第一数据选通信号，并且在翻转之后，将所述第一数据选通信号第四次转变为所述有效逻辑电平。
25.根据权利要求23所述的存储器，其中，在所述第一读命令之后，通过所述至少多个命令输入脚之一输入写命令，所述数据选通输出缓冲器在所述写命令之后将所述第一数据选通信号第三次转变为高阻态。
26.根据权利要求22的存储器，其中，所述命令是通过所述至少多个命令输入脚之一输入的写命令，该写命令后面跟随有读命令，所述数据选通输出缓冲器在所述读命令后的第一时段，对所述至少一个数据选通信号的第一数据选通信号执行所述第一次转变，并且在第二时段之后，将所述第一数据选通信号第二次转变为所述有效逻辑电平，所述第二时段包括所述第一时段和在其中输出所读取数据的脉冲串长度。
27.根据权利要求20所述的存储器，其中，所述存储器不包括延迟锁定环电路。
28.根据权利要求20所述的存储器，其中，所述数据选通输出缓冲器在预充电待机状态期间，将所述至少一个数据选通信号第二次转变为高阻态，所述第二次转变在所述第一次转变之前。
29.一种控制存储器的方法，包括在跟随输入命令的第一时段之后，将数据选通信号第一次转变为有效逻辑电平，所述有效逻辑电平低于电源电压的一半。
30.根据权利要求29所述的方法，其中，所述输入命令是读命令。
31.根据权利要求29所述的方法，还包括在响应于所述输入命令的脉冲串长度内，翻转所述数据选通信号；以及将所述数据选通信号第二次转变为所述有效逻辑电平。
32.根据权利要求29所述的方法，还包括在输入所述命令之后接收写命令，所述输入命令是读命令；以及在跟随所述写命令的第二时段之后，将所述数据选通信号第二次转变为高阻态。
33.根据权利要求29所述的方法，还包括在预充电待机状态，将所述数据选通信号第二次转变为高阻态。
34.根据权利要求33所述的方法，其中，所述预充电状态包括在接收所述输入命令之后且在所述第一次转变之前的时段。
35.一种存储控制器，包括数据输入缓冲器，通过数据总线从至少一个存储器接收数据，并缓冲所接收的数据；数据选通输入缓冲器，通过数据选通总线从所述至少一个存储器的第一存储器接收所述至少一个数据选通信号的第一数据选通信号，并且缓冲所述第一数据选通信号；时钟缓冲器，接收并缓冲时钟信号；控制信号发生器，接收所述数据选通输入缓冲器的输出信号，以产生锁存时钟信号、多个奇数比特使能信号和多个偶数比特使能信号；时钟发生器，从所述时钟缓冲器接收所缓冲的时钟信号，以产生第一和第二内部时钟信号；多个奇数比特锁存电路，所述多个奇数比特锁存电路的每一个响应于对应的奇数比特使能信号和锁存时钟信号，接收并锁存来自所述数据输入缓冲器的所接收数据的对应奇数比特；多个偶数比特锁存电路，所述多个偶数比特锁存电路的每一个响应于相应的偶数比特使能信号和锁存时钟信号，接收并锁存来自所述数据输入缓冲器的所接收数据的相应偶数比特；切换单元，响应于所述第一和第二内部时钟信号，传输由所述奇数比特锁存电路锁存的所述奇数比特和由所述偶数比特电路锁存的所述偶数比特。
36.根据权利要求35所述的存储控制器，其中，所述控制信号发生器包括脉冲发生器，接收所述数据选通输入缓冲器的输出信号，以产生所述锁存时钟信号；以及环形计数器，计数所述锁存时钟信号的转变次数，以产生所述多个奇数比特使能信号和所述多个偶数比特使能信号。
37.根据权利要求35所述的存储控制器，其中，所述多个奇数比特锁存电路包括第一触发器，由所述多个奇数比特使能信号中相对应的一个使能，所述第一触发器响应于所述锁存时钟信号的第一边沿，锁存相对应的奇数比特；以及第二触发器，响应于所述锁存时钟信号的第二边沿，锁存所述第一触发器的输出信号。
38.根据权利要求37所述的存储控制器，其中，所述第一边沿是上升沿，而所述第二边沿是下降沿。
39.根据权利要求35所述的存储控制器，其中，所述多个偶数比特锁存电路的每一个包括一个触发器，其由所述多个偶数比特使能信号中相对应的一个使能，所述触发器响应于所述锁存时钟信号的边沿，锁存相对应的偶数比特。
40.根据权利要求39所述的存储控制器，其中，所述边沿是下降沿。
41.根据权利要求35所述的存储控制器，其中，所述切换单元包括第一开关，响应于所述第一内部时钟信号，传输由所述第一奇数比特锁存电路锁存的第一奇数比特；第二开关，响应于所述第一内部时钟信号，传输由所述第一偶数比特锁存电路锁存的第一偶数比特；第三开关，响应于所述第二内部时钟信号，传输由所述第二奇数比特锁存电路锁存的第二奇数比特；第四开关，响应于所述第二内部时钟信号，传输由所述第二偶数比特锁存电路锁存的第二偶数比特。
42.一种包括在权利要求1所述的存储系统中的存储器。
43.一种包括在权利要求1所述的存储系统中的存储控制器。
44.一种执行权利要求29所述的方法的存储器。
45.一种执行权利要求29所述的方法的存储系统。
46.一种控制执行权利要求29所述的方法的存储器的存储控制器。
全文摘要
本发明的存储系统、存储器、存储控制器及其方法具有降低的功率消耗。在待机状态，所述存储系统、存储器、存储控制器及其方法可以将数据选通信号转变为有效逻辑电平。所述有效逻辑电平可以比与高阻电平相关联的逻辑电平更低，诸如使总线关闭或与地电压相连接的逻辑电平。在所述存储器中不需要使用延迟锁定电路。
文档编号G06F3/06GK1770061SQ20051012012
公开日2006年5月10日 申请日期2005年11月4日 优先权日2004年11月4日
发明者李东阳 申请人:三星电子株式会社