专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种具有可以从复数的时钟信号中选择出一个信号的时钟信号选择电路的半导体装置。特别是，本发明涉及这样一种半导体装置，即在该装置中，具有从多个输入到PLL电路的时钟信号中选择出一个时钟信号的时钟信号选择电路的节电的半导体装置。
背景技术：
作为先有技术，例如有，在日本专利公开(特开)平成8-272478中记载的如图3所示的那样的从复数的时钟信号中选择出一个加以利用的节电电路。在图3的电路中，配置有生成并输出例如频率为32.768KHz的低速用时钟信号CLK1的低速用震荡电路101、生成并且输出的例如频率为10MHz的高速用时钟信号CLK2的高速用震荡电路102、选择电路103、CPU104、CPU周边电路105以及时钟信号控制电路106。
时钟信号控制电路106按CPU104的指示，向选择器103输送时钟选择信号CLKSEL，并且让选择器103，在低速运作时输出低速用时钟信号CLK1，在高速运作时输出高速用时钟信号CLK2。另外，时钟信号控制电路106，在将低速用时钟信号CLK1选择为被选择信号SYSCLK并且将其输出的场合，震荡控制信号CLK2BEN0使高速用震荡电路102停止运作。进一步，当时钟信号控制电路106将高速用时钟信号CLK2选择为选择信号SYSCLK并且将其输出时，震荡控制信号CLK1BEN0使低速用震荡电路101停止运作。如此，通过使没有被选择的震荡电路停止动作，就可以使震荡电路自身的电流消耗变低。
发明的内容但是，在只具有低速用震荡电路而高速运作用的时钟信号是从外部输入的半导体装置中，由外部输入的时钟信号驱动的部分电路就会一直运作。由此，即使不需要高速运作而只用从本身所带的低速用震荡电路输出的时钟信号来进行运作的场合，由也会发生外部输入的时钟信号驱动的部分电路的电力消耗的问题。
本发明就是为了解决以上问题而产生的。本发明的目的就是提供一种可以使在由内部产生的时钟信号驱动而进行运作时，由外部输入的高速运作用时钟信号驱动的部分电路的电力消耗降低的半导体装置。
本发明的内容将在以下加以叙述。
一种半导体装置，其中，从复数的时钟信号中选择一个加以使用，其特征在于，其包括，生成并输出规定的第一时钟信号的的震荡电路、将输入的信号以规定的分频比进行分频并且将其作为第二时钟信号而输出的分频电路、依据从外部输入的控制信号对从外部输入的外部时钟信号向分频电路的输出进行控制的输出控制电路以及依据上述控制信号使上述第一时钟信号或第二时钟信号的任一方进行排他性地选择输出的选择电路；将上述外部来的控制信号如此输入到上述控制电路，即要使第一时钟信号输往上述选择电路，并且一将上述外部来的控制信号输入到上述输入控制电路，上述输出控制电路就使上述外部时钟信号向前述分频电路的输出停止。
另外，将上述外部来的控制信号如此输入到上述输出控制电路，即要使第二时钟信号输往上述选择电路，并且一将上述的外部来的控制信号如此地输入到上述控制电路，上述输出控制电路就使上述外部时钟信号输往前述分频电路。
本发明的另一种半导体装置，该装置是在复数的时钟信号中选择一个时钟信号加以使用，其特征在于，其包括生成并输出规定的第一时钟信号的的震荡电路、将从外部输入的时钟信号以规定的分频比进行分频并且将其作为第二时钟信号而输出的分频电路、以及依据从外部输入的控制信号使所述第一时钟信号或第二时钟信号的任一方进行排他性地选择输出的选择电路；将上述外部来的控制信号如此输入到所述选择电路，即要使第一时钟信号输出，并且只要一将上述外部来的控制信号如此输入所述选择电路，所述分频电路就停止运作而使上述第二时钟信的输出停止。
将上述外部来的控制信号如此输入到所述选择电路，即要使第二时钟信号输出，并且只要一将上述外部来的控制信号如此输入到所述选择电路，所述分频电路就使第二时钟信号生成并且输出。
另外，所述外部时钟信号的频率比上述第一时钟信号的频率高。
所述的半导体装置，配置有PLL电路，所述选择电路输出的时钟信号被作为输入时钟信号而输入该PLL电路。
本发明的半导体装置，是将上述外部来的控制信号如此输入，即要使第一时钟电路输入所述选择电路，并且一使上述外部来的控制信号如此输入，上述外部来的时钟信号就停止向分频电路输出。由此，就可以仅配置生成作为低速用的时钟信号的第一时钟信号的震荡电路，而作为高速用的时钟信号的外部时钟信号是从半导体装置的外部供给的。即使在这种场合下，在不使用外部时钟信号，而是使用由内部产生的时钟信号来驱动而进行低速运作时，就停止将外部时钟信号进行分频的分频电路运作。这样一来，由外部输入的高速运作用时钟信号驱动的部分电路的电力消耗就会得以大幅度降低。
例如在手机等的系统中，通常高速用的时钟信号在无线电路以及重视声音效果的声音电路中使用。但是，在无线电路不运作的场合，或者声音电路在不太重视声音效果场合下运作时，高速用时钟信号就变得不需要，而只要有低速用的时钟信号即可。在此场合下，根据本发明，由高速用时钟信号驱动的电路所消费的电力就可以减低。
另外，将上述外部来的控制信号如此输入到上述选择电路，即要使第一时钟信号输出，并且一将上述外部来的控制信号如此输入所述选择电路，就停止运作，使上述第二时钟信的输出停止。在这种情况下，也可以得到与上述同样的效果。
图1是本发明的第一实施例的半导体装置的结构示意图。
图2是本发明的第二实施例的半导体装置的结构示意图。
图3是先有技术的半导体装置的结构示意图。
具体实施例方式
实施例1图1是本发明的第一实施例的半导体装置的结构示意图。
在图1的半导体装置中，与外部连接用的端子X1和X2将位于其之间的水晶振子11连接起来；从外部来的选择信号SEL被输入到与外部接续用的端子T1上；从外部来的时钟信号CLK被输入到与外部接续用端子T2上。
半导体装置1包括分频电路2、震荡电路3、选择电路4、PLL电路5以及NAND电路6。并且，选择信号SEL构成控制信号；时钟信号CLK构成外部时钟信号；NAND电路6构成输出控制电路。半导体装置1集成在一个IC中。
震荡电路3中，输入端Xi1与外部接续用端子X1相接；输入端Xi2与外部接续用端子X2相接。震荡电路3是对水晶震荡子进行激励，使其产生第一时钟信号CLK1，并将其输往选择电路4的输入端IN2。水晶震荡子的频率为大约32.8kHz的低频。该频率成为第一时钟信号CLK1的频率。另外，第一时钟信号CLK1也可以用作实时时钟(RTC)。从外部输入到外部接续用端子T1的选择信号SEL被分别输往NAND电路6的一个输入端部以及选择电路的输入端SE。从外部接续用端子T2输入的时钟信号CLK被输到NAND电路的另一个输入端。时钟信号CLK的频率与第一时钟信号CLK1相比要高的多，例如可为20MHz。
选择信号SEL为高水平(High Level)时，NAND电路6使输入的时钟信号CLK的信号水平发生翻转，并且将其输到分频电路2中。分频电路2用规定的分频比将输入的信号加以分频，生成第2时钟信号CLK2，并且将其输到选择电路4的输入端IN1。另外，在选择信号SEL为低水平(Low Level)时，NAND电路6使其输出端一直为高水平。分频电路2使第2时钟信号CLK2的输出停止。
在选择信号SEL为高水平时，选择电路4使输入到输入端IN1的第2时钟信号CLK2输往PLL电路5；在选择信号SEL为低水平时，选择电路4将输入到输入端IN2的第1时钟信号CLK1输往PLL电路5。
即，在第1时钟信号CLK1被选择信号SEL选择时，NAND电路6不使外部输入时钟信号CLK输往分频电路2。所以分频电路2不运作，从而达到节电的目的。这样一来，在内部生成的第1时钟信号CLK1的驱动下进行低速运作时，从外部输入的高速运作用的时钟信号CLK所驱动的部分电路的电力消耗就会减低。
此外，在半导体装置是由CMOS构成时，电路的消费电力与运作速度成正比，所以，由如时钟信号CLK那样的高频率的时钟信号来运作的分频电路2的消耗电力会变得非常之大。所以，本发明可以达到很大的节电效果。
另外，在图1中，第1时钟信号CLK1具有RTC功能，所以即使在选择电路4选择了第2时钟信号CLK2的场合，震荡电路3也会运作。但是，震荡电路3的频率如前述，仅约为时钟信号CLK的频率的600分之1，震荡电路3的消费电流与分频电路2相比极小，因此，由于震荡电路3的运作而产生的电流损失不会成为问题。
实施例2在前述的实施例1中，由于在第1时钟信号CLK1被选择时，时钟信号CLK不输入到分频电路2中，所以可以减少分频电路2所消费的电力。但是，分频电路2也可以通过输入起动信号而停止运作。这就是本发明的第二实施例。
图2是本发明的第2实施例的半导体装置的结构图。另外，在图2中，与图1同样的部分用同样的符号加以表示，并省略其说明。在此仅就图2中与图1不同的部分加以说明。
图2与图1的不同点是省去了NAND电路6，而追加了翻转器(inverter)15，并且图1的分频电路2上配置了起动信号输入端EN，如在该起动信号输入端输入低水平的信号，分频电路2的运作就会停止。由此，将图1的分频电路2变为2a；将图1的半导体装置1变作半导体装置1a。
在图2中，半导体装置1a包括分频电路2a、震荡电路3、选择电路4、PPL电路5以及翻转器15。另外，半导体装置1a被集成在一个IC中。
从外部接续用端子T1输入的选择信号SEL被分别输到分频电路2a的起动信号输入端EN以及选择电路4的输入端SE。从外部接续用端子T2输入的时钟信号CLK以翻转器15为媒介输到分频电路2a中。
在选择信号SEL为高水平时，分频电路2a运作。以翻转器15为媒介而被输入的时钟信号CLK被以规定的分频比而分频，并且作为第2时钟信号CLK2而被输送到选择电路4的输入端IN1。并且，在选择信号SEL为低水平时，分频电路2a停止运作从而不消费电流。这样一来，就可以达到减少分频电路2a所消耗的电流量的目的。
即，当选择信号SEL选择第1时钟信号CLK1时，分频电路2a不运作，从而可以减少分频电路2a的电流消费。由此，就可以得到与实施例1相同的效果，即在内部生成的第1时钟信号CLK1的驱动下进行低速运作时，由从外部输入的高速运作用的时钟信号CLK驱动的部分电路的电力消耗就会减低。
权利要求
1.一种半导体装置，其中，从复数的时钟信号中选择一个加以使用，其特征在于，其包括，生成并输出规定的第一时钟信号的的震荡电路、将输入的信号以规定的分频比进行分频并且将其作为第二时钟信号而输出的分频电路、依据从外部输入的控制信号对从外部输入的外部时钟信号向分频电路的输出进行控制的输出控制电路以及依据上述控制信号使上述第一时钟信号或第二时钟信号的任一方进行排他性地选择输出的选择电路；将上述外部来的控制信号如此输入到上述控制电路，即要使第一时钟信号输往上述选择电路，并且一将上述外部来的控制信号输入到上述输入控制电路，上述输出控制电路就使上述外部时钟信号向前述分频电路的输出停止。
2.根据权利要求1所述的半导体装置，其特征在于，将上述外部来的控制信号如此输入到上述输出控制电路，即要使第二时钟信号输往上述选择电路，并且一将上述的外部来的控制信号如此地输入到上述控制电路，上述输出控制电路就使上述外部时钟信号输往前述分频电路。
3.一种半导体装置，该装置是在复数的时钟信号中选择一个时钟信号加以使用，其特征在于，其包括生成并输出规定的第一时钟信号的的震荡电路、将从外部输入的时钟信号以规定的分频比进行分频并且将其作为第二时钟信号而输出的分频电路、以及依据从外部输入的控制信号使所述第一时钟信号或第二时钟信号的任一方进行排他性地选择输出的选择电路；将上述外部来的控制信号如此输入到所述选择电路，即要使第一时钟信号输出，并且只要一将上述外部来的控制信号如此输入所述选择电路，所述分频电路就停止运作而使上述第二时钟信的输出停止。
4.根据权利要求3所述的半导体装置，其特征在于将上述外部来的控制信号如此输入到所述选择电路，即要使第二时钟信号输出，并且只要一将上述外部来的控制信号如此输入到所述选择电路，所述分频电路就使第二时钟信号生成并且输出。
5.根据权利要求1、2、3或4所述的半导体装置，其特征在于，所述外部时钟信号的频率比上述第一时钟信号的频率高。
6.根据权利要求1、2、3、4或5所述的半导体装置，其特征在于配置有PLL电路，所述选择电路输出的时钟信号被作为输入时钟信号而输入该PLL电路。
全文摘要
提供一种在内部生成的第1时钟信号CLK1的驱动下进行低速运作时，从外部输入的高速运作用的时钟信号CLK驱动的电路部分的电力消费就会减低的半导体装置。其中，在NAND电路6选择信号SEL为高水平时，输入的时钟信号CLK的信号水平发生翻转，并且被输出到分频电路2中。分频电路2用规定的分频比将输入的信号加以分频，生成第2时钟信号CLK2，并且输入选择电路4的输入端IN1。另外，NAND电路6在选择信号SEL为低水平时，其输出端停留在高水平，分频电路2就使第2时钟信号CLK2的输出停止。
文档编号G06F1/06GK1956332SQ20061013178
公开日2007年5月2日 申请日期2006年10月12日 优先权日2005年10月20日
发明者松岛诚 申请人:株式会社理光