专利名称：一种端口映射设备转换装置及控制系统的制作方法
技术领域：
本实用新型涉及电子技术领域，更具体地说，涉及一种端口映射设备转换装置及 控制系统。
背景技术：
随着电子技术的发展，CPU (Central Processing Unit，中央处理器)和多任务操 作系统得到了越来越广泛的应用。然而，现有的CPU的局域总线(LocalBus) —般都是三总 线分离的。当连接地址数据复用类外设(即端口映射设备)时，CPU时序需要经过变换才 能满足该类设备要求。目前这类设备中较为常用的有CAMController Area Network，控制 器局域网)总线控制器和NAND闪存等。目前主要采用以下两种方案来实现CPU到端口映射设备的时序转换。请参阅图1，为现有技术中第一种方案的示意图。如图1所示，第一种方案通过在 CPU和端口映射设备之间使用CPLD (Complex Programmable LogicDevice,复杂可编程逻辑 器件)或者FPGA(Field Programmable Gate Array，现场可编程门阵列)等器件，由其实现 非复用总线到复用总线的转换，从而构成一种端口映射设备的控制系统。然而，该方案需要 将CPU的三总线(即数据线、地址线和控制线)与CPLD器件相接，因此所占用的引脚资源 较多，成本相应增加。请参阅图2，为现有技术中第二种方案的示意图。如图2所示，第二种方案同样在 CPU和端口映射设备之间接入CPLD或者FPGA器件构成端口映射设备的控制系统。但是与 第一种方案不同之处在于仅将CPU三总线中的地址线和控制线通过CPLD或者FPGA器件后 接到端口映射设备中，而CPU的数据线则直接与端口设备的数据线相连。在该方案中，需要 在CPLD或者FPGA器件内部构造寄存器，并由软件操作CPLD或者FPGA器件内部寄存器来实 现输出到设备的控制线的时序。因此，该方案需要软件参与设备的时序控制，其效率较低。 且在多任务环境下，时序会因任务调度、中断等因素变得不可控。
实用新型内容本实用新型要解决的技术问题在于，针对现有技术的端口映射设备转换装置及控 制系统的上述占用的引脚资源多或需要软件参与控制的缺陷，提供一种结构简单的端口映 射设备转换装置及控制系统。本实用新型解决其技术问题所采用的技术方案是构造一种端口映射设备转换装 置，用于实现CPU对端口映射设备的时序控制，其中，所述转换装置与CPU的地址线和控制 线相连用于对输入信号进行处理后生成读写操作的对应输出信号给所述端口映射设备，且 所述转换装置由逻辑门电路构成。在本实用新型所述的端口映射设备转换装置中，所述转换装置连接的端口映射设 备为CAN控制器，所述转换装置包括输入端与CPU的写使能端相连的第一非门；[0010]输入端与CPU的片选使能端相连的第二非门；输入端与CPU的读使能端相连的第三非门；输入端与CPU的地址线次低位相连的第四非门；输入端与CPU的地址线最低位相连的第五非门；输入端分别与所述第一非门输出端、第二非门输出端、CPU的地址线次低位、第五 非门输出端相连的第一与门，所述第一与门的输出端与所述CAN控制器的地址锁存使能端 相连；输入端分别与所述第一非门输出端、第二非门输出端、CPU的地址线最低位、第四 非门输出端相连的第一与非门，所述第一与非门的输出端与所述CAN控制器的写使能端相 连；输入端分别与所述第二非门输出端、第三非门输出端、CPU的地址线最低位、第四 非门输出端相连的第二与非门，所述第二与非门的输出端与所述CAN控制器的读使能端相 连；输入端分别与所述第二非门输出端、第四非门输出端、CPU的地址线最低位相连的 第三与非门，所述第三与非门的输出端与所述CAN控制器的片选使能端相连。在本实用新型所述的端口映射设备转换装置中，所述转换装置连接的端口映射设 备为NAND闪存，所述转换装置包括与CPU的通用输入输出第一端和NAND闪存的就绪使能端相连的高电平输出端；输入端分别与CPU的通用输入输出第二端和片选使能端相连的第二与门，所述第 二与门的输出端与所述NAND闪存的片选使能端相连；输入端分别与CPU的片选使能端和读使能端相连的第一或门，所述第一或门的输 出端与所述NAND闪存的读使能端相连；输入端分别与CPU的片选使能端和写使能端相连的第二或门，所述第二或门的输 出端与所述NAND闪存的写使能端相连。本实用新型还提供了一种端口映射设备的控制系统，包括CPU、端口映射设备和 用于实现CPU对端口映射设备的时序控制的转换装置，所述转换装置与CPU的地址线和控 制线相连用于对输入信号进行处理后生成读写操作的对应输出信号给所述端口映射设备， 且所述转换装置由逻辑门电路构成。在本实用新型所述的端口映射设备的控制系统中，所述端口映射设备为CAN控 制器或NAND闪存。在本实用新型所述的端口映射设备的控制系统中，所述转换装置连接的端口映射 设备为CAN控制器，所述CPU与CAN控制器的数据线相连，所述CPU与CAN控制器的复位端 相连，所述CPU与CAN控制器的中断端相连并接至高电平；且所述转换装置包括输入端与CPU的写使能端相连的第一非门；输入端与CPU的片选使能端相连的第二非门；输入端与CPU的读使能端相连的第三非门；输入端与CPU的地址线次低位相连的第四非门；输入端与CPU的地址线最低位相连的第五非门；输入端分别与所述第一非门输出端、第二非门输出端、CPU的地址线次低位、第五非门输出端相连的第一与门，所述第一与门的输出端与所述CAN控制器的地址锁存使能端 相连；输入端分别与所述第一非门输出端、第二非门输出端、CPU的地址线最低位、第四 非门输出端相连的第一与非门，所述第一与非门的输出端与所述CAN控制器的写使能端相 连；输入端分别与所述第二非门输出端、第三非门输出端、CPU的地址线最低位、第四非 门输出端相连的第二与非门，所述第二与非门的输出端与所述CAN控制器的读使能端相连；输入端分别与所述第二非门输出端、第四非门输出端、CPU的地址线最低位相连的 第三与非门，所述第三与非门的输出端与所述CAN控制器的片选使能端相连。在本实用新型所述的端口映射设备的控制系统中，所述转换装置连接的端口映射 设备为NAND闪存，且所述CPU与CAN控制器的数据线相连，所述CPU的地址线次低位与所 述NAND闪存的地址锁存使能端相连，所述CPU的地址线最低位与所述NAND闪存的指令锁 存使能端相连，且所述转换装置包括与CPU的通用输入输出第一端和NAND闪存的就绪使能端相连的高电平输出端；输入端分别与CPU的通用输入输出第二端和片选使能端相连的第二与门，所述第 二与门的输出端与所述NAND闪存的片选使能端相连；输入端分别与CPU的片选使能端和读使能端相连的第一或门，所述第一或门的输 出端与所述NAND闪存的读使能端相连；输入端分别与CPU的片选使能端和写使能端相连的第二或门，所述第二或门的输 出端与所述NAND闪存的写使能端相连。实施本实用新型的端口映射设备转换装置及控制系统，具有以下有益效果本实 用新型通过组合逻辑电路实现CPU对端口映射设备的时序控制，解决了已有技术中CPU在 多任务环境下造成时序不稳定及实现技术复杂的问题，在保证时序的准确性前提下降低了 系统设计成本。
下面将结合附图及实施例对本实用新型作进一步说明，附图中图1是现有技术中第一种方案的示意图；图2是现有技术中第二种方案的示意图；图3是本实用新型端口映射设备转换装置及控制系统的示意图；图4(a)和图4(b)分别为本实用新型第一实施例中端口映射设备转换装置连接的 CAN控制器的读写时序图；图5(a)和图5(b)分别为本实用新型第一实施例中端口映射设备转换装置连接的 CPU控制器的读写时序图；图6是本实用新型第一实施例中端口映射设备转换装置及控制系统的逻辑框图；图7是本实用新型第二实施例中端口映射设备转换装置及控制系统的逻辑框图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施例，对本实用新型进行进一步详细说明。 请参阅图3，是本实用新型端口映射设备转换装置及控制系统的示意图。本实用 新型提供了一种端口映射设备转换装置，用于实现CPU对端口映射设备的时序控制。如图 3所示，本实用新型提供的转换装置与CPU的地址线和控制线相连，对输入信号进行处理后 生成读写操作的对应输出信号给端口映射设备。请结合图2，由于在对CPU和端口映射设备 进行连接时，转换装置的输出信号为输入信号的函数，因此只需求解出该函数并采用逻辑 门电路来实现即可。CPU、端口映射设备和上述转换装置就构成一种端口映射设备的控制系 统。其中端口映射设备可以为CAN控制器或NAND闪存等地址数据复用的外设。 在端口映射设备的接口时序中，一次读/写操作通常分为几个阶段，比如命令阶 段、地址阶段和数据阶段。因此，本实用新型的转换装置在设计时可对CPU和端口映射设备 的时序进行分段，并编址。每一段对应一个CPU读/写周期，比较各段时序和CPU总线时序 可建立真值表并求解。下面针对具体的CPU和端口映射设备，对本实用新型的转换装置及控制系统进行 说明。在本实用新型的第一实施例中，以CPU端口映射设备中的CAN设备的读、写操作为 例进行说明。在本实施例中采用的CAN控制器为SJA1000。请参阅图4(a)和图4(b)，分别 为本实用新型第一实施例中CAN控制器的读写时序图。请结合参阅图5(a)和图5(b)，分 别为本实用新型第一实施例中采用的CPU控制器的读写时序图。如图所示，可将该CAN控 制器的读(写)时序分为两个阶段地址阶段和数据阶段。可将CAN数据端口映射地址为 0x01, CAN地址端口映射地址为0x02，CAN总线控制器的读写过程可分解如下(1) CAN 读操作将CAN地址写到端口 0x02，然后从端口 0x01读取数据。(2) CAN 写操作将CAN地址写到端口 0x02，然后将数据写到端口 0x01。对比该CAN控制器和CPU的时序，可得到CPU信号与该CAN控制器信号的函数关 系，采用逻辑门电路表示如图6所示。该转换装置包括第一非门G1、第二非门G2、第三非 门G3、第四非门G4和第五非门G5。第一非门G1的输入端与CPU的写使能端WE#相连；第 二非门G2的输入端与CPU的片选使能端CS#相连；第三非门G3的输入端与CPU的读使能 端0E#相连；第四非门G4的输入端与CPU的地址线次低位A1相连；第五非门G5的输入端 与CPU的地址线最低位AO相连。转换装置还包括第一与门U1、第一与非门U2、第二与非 门U3和第三与非门U4。所述第一与门U1的输入端分别与所述第一非门G1输出端、第二 非门G2输出端、CPU的地址线次低位A1、第五非门G5输出端相连，输出端与所述CAN控制 器的地址锁存使能端CAN_ALE相连。所述第一与非门U2的输入端分别与所述第一非门G1 输出端、第二非门G2输出端、CPU的地址线最低位AO、第四非门G4输出端相连，输出端与所 述CAN控制器的写使能端CAN_WE#相连。第二与非门U3的输入端分别与第二非门G2输出 端、第三非门G3输出端、CPU的地址线最低位AO、第四非门G4输出端相连，第二与非门U3 的输出端与CAN控制器的读使能端CAN RE#相连。第三与非门U4的输入端分别与所述第 二非门G2输出端、第四非门G4输出端、CPU的地址线最低位AO相连，输出端与所述CAN控 制器的片选使能端CAN_CS#相连。此外，还需要将CPU与CAN控制器的数据线DATA相连，CPU的复位端HRERST#与CAN控制器的复位端CAN_RST#相连，CPU的中断端INTn#与CAN 控制器的中断端CAN_INT#相连并接至高电平。由此CPU、转换装置和CAN控制器构成了一 个控制系统。本电路中的U1、U2、U3和U4为逻辑门，U1工作原理为当CPU的和CS#同时为 ‘0’(即两者都有效)并且A1地址值有效时，U1输出有效的CAN_ALE信号给CAN设备，表 示可以对CAN设备进行地址锁存操作。U2工作原理为当CPU的和CS#同时为‘0，(即两者都有效)并且AO地址值 有效时，U2输出有效的CAN_WE#信号给CAN设备，表示可以对CAN设备进行写操作。U3工作原理为当CPU的0E#和CS#同时为‘0，(即两者都有效)并且AO地址值 有效时，U3输出有效的CAN_RE#信号给CAN设备，表示可以对CAN设备进行读操作。U4工作原理为当CPU的CS#为‘0，(即有效)并且AO地址值有效时，U4输出有 效的CAN_CS#信号给CAN设备，表示选中CAN设备。不需逻辑实现的RST#、INT#等控制信号可由CPU直接连接到设备。在本实用新型的第二实施例中，以CPU端口映射设备中的NAND闪存设备为例进行 说明。请参阅表1，为一款NAND闪存的状态选择逻辑图，且本实施例中和第一实施例采用同 一款CPU，其读写时序与图5(a)和图5(b)相同。表格 1 可将NAND闪存的读(写)时序分为三个阶段命令阶段，地址阶段和数据阶段。可 对NAND闪存命令端口映射为地址0x01，地址端口映射为地址0x02，数据端口映射为0x00。 映射后，三个阶段的操作即对三个端口的操作。考虑到部分NAND闪存在busy状态下要求片 选信号一直有效，需要采用CPU的GPI0来实现NAND闪存片选信号，时序由软件控制。NAND 闪存的R/B信号可连接到CPU的另一 GPI0上，由软件查询NAND闪存的状态。[0068]对比NAND闪存和CPU的时序，可得到CPU信号与NAND闪存信号的函数关系，采用 逻辑门电路表示如图7所示。该转换装置包括与CPU的通用输入输出第一端GPI01和NAND 闪存的就绪使能端NAND_R/B#相连的高电平输出端；输入端分别与CPU的通用输入输出第 二端GPI02和片选使能端CS#相连的第二与门U5，所述第二与门U5的输出端与所述NAND 闪存的片选使能端NAND_CS#相连；输入端分别与CPU的片选使能端CS#和读使能端0E#相 连的第一或门U6，所述第一或门U6的输出端与所述NAND闪存的读使能端NAND_RE#相连； 输入端分别与CPU的片选使能端CS#和写使能端相连的第二或门U7，所述第二或门U7 的输出端与所述NAND闪存的写使能端NAND_WE#相连。此外，CPU与CAN控制器的数据线 DATA相连，CPU的地址线次低位A1与所述NAND闪存的地址锁存使能端NAND_ALE相连，CPU 的地址线最低位AO与所述NAND闪存的指令锁存使能端NAND_CLE相连。由此CPU、转换装 置和NAND闪存构成了一个控制系统。本电路中U5、U6和U7为逻辑门，U5工作原理为当CPU的GPI02和CS#只要一个 为‘0’，TO即输出有效的NAND_CS#信号给NAND闪存，表示NAND闪存片选有效。U6工作原 理为当CPU的0E#和CS#同时为‘0’ (即两者都有效)时，TO输出有效的NAND_RE#信号给 NAND闪存，表示可以对NAND Flash进行读操作。U7工作原理为当CPU的CS#和同时 有效时，U3输出有效的NAND_WE#信号给NAND闪存，表示可以对NAND闪存进行写操作。经以上分析可知，本实用新型利用硬件门电路实现CPU对端口映射设备的时序控 制，利用门电路高速的处理速度即可实时控制设备的时序，提高了时序的准确性和稳定性。 因此本实用新型解决了已有技术中CPU在多任务环境下造成时序不稳定及实现技术复杂 的问题，在保证时序的准确性前提下降低了系统设计成本。需要说明的是，本实用新型采用 的转换装置也可以通过CPLD、FPGA等集成逻辑器件来完成，只需满足上述逻辑关系既可实 现CPU对端口映射设备的时序控制。本实用新型是根据特定实施例进行描述的，但本领域的技术人员应明白在不脱离 本实用新型范围时，可进行各种变化和等同替换。此外，为适应本实用新型技术的特定场合 或材料，可对本实用新型进行诸多修改而不脱离其保护范围。因此，本实用新型并不限于在 此公开的特定实施例，而包括所有落入到权利要求保护范围的实施例。
权利要求一种端口映射设备转换装置，用于实现CPU对端口映射设备的时序控制，其特征在于，所述转换装置与CPU的地址线和控制线相连用于对输入信号进行处理后生成读写操作的对应输出信号给所述端口映射设备，且所述转换装置由逻辑门电路构成。
2.根据权利要求1所述的端口映射设备转换装置，其特征在于，所述转换装置连接的 端口映射设备为CAN控制器，所述转换装置包括输入端与CPU的写使能端(WE#)相连的第一非门(G1)； 输入端与CPU的片选使能端(CS#)相连的第二非门(G2)； 输入端与CPU的读使能端(0E#)相连的第三非门(G3)； 输入端与CPU的地址线次低位(A1)相连的第四非门(G4)； 输入端与CPU的地址线最低位(AO)相连的第五非门(G5)；输入端分别与所述第一非门(G1)输出端、第二非门(G2)输出端、CPU的地址线次低位 (A1)、第五非门(G5)输出端相连的第一与门(U1)，所述第一与门(U1)的输出端与所述CAN 控制器的地址锁存使能端(CAN_ALE)相连；输入端分别与所述第一非门(G1)输出端、第二非门(G2)输出端、CPU的地址线最低位 (AO)、第四非门(G4)输出端相连的第一与非门(U2)，所述第一与非门(U2)的输出端与所述 CAN控制器的写使能端(CAN_WE#)相连；输入端分别与所述第二非门(G2)输出端、第三非门(G3)输出端、CPU的地址线最低位 (AO)、第四非门(G4)输出端相连的第二与非门(U3)，所述第二与非门(U3)的输出端与所述 CAN控制器的读使能端(CAN_RE#)相连；输入端分别与所述第二非门(G2)输出端、第四非门(G4)输出端、CPU的地址线最低位 (AO)相连的第三与非门(U4)，所述第三与非门(U4)的输出端与所述CAN控制器的片选使 能端(CAN_CS#)相连。
3.根据权利要求1所述的端口映射设备转换装置，其特征在于，所述转换装置连接的 端口映射设备为NAND闪存，所述转换装置包括与CPU的通用输入输出第一端(GPI01)和NAND闪存的就绪使能端(NAND_R/B#)相连 的高电平输出端；输入端分别与CPU的通用输入输出第二端(GPI02)和片选使能端(CS#)相连的第二与 门(U5)，所述第二与门(U5)的输出端与所述NAND闪存的片选使能端(NAND_CS#)相连；输入端分别与CPU的片选使能端(CS#)和读使能端(0E#)相连的第一或门(TO)，所述 第一或门(U6)的输出端与所述NAND闪存的读使能端(NAND_RE#)相连；输入端分别与CPU的片选使能端(CS#)和写使能端(WE#)相连的第二或门(U7)，所述 第二或门(U7)的输出端与所述NAND闪存的写使能端(NAND_WE#)相连。
4.一种端口映射设备的控制系统，其特征在于，包括CPU、端口映射设备和用于实现 CPU对端口映射设备的时序控制的转换装置，所述转换装置与CPU的地址线和控制线相连 用于对输入信号进行处理后生成读写操作的对应输出信号给所述端口映射设备，且所述转 换装置由逻辑门电路构成。
5.根据权利要求4所述的端口映射设备的控制系统，其特征在于，所述端口映射设备 为CAN控制器或NAND闪存。
6.根据权利要求5所述的端口映射设备的控制系统，其特征在于，所述转换装置连接2的端口映射设备为CAN控制器，所述CPU与CAN控制器的数据线(DATA)相连，所述CPU的 复位端(HRERST#)与CAN控制器的复位端(CAN_RST#)相连，所述CPU的中断端(INTn#)与 CAN控制器的中断端(CAN_INT#)相连并接至高电平；且所述转换装置包括 输入端与CPU的写使能端(WE#)相连的第一非门(G1)； 输入端与CPU的片选使能端(CS#)相连的第二非门(G2)； 输入端与CPU的读使能端(0E#)相连的第三非门(G3)； 输入端与CPU的地址线次低位(A1)相连的第四非门(G4)； 输入端与CPU的地址线最低位(AO)相连的第五非门(G5)；输入端分别与所述第一非门(G1)输出端、第二非门(G2)输出端、CPU的地址线次低位 (A1)、第五非门(G5)输出端相连的第一与门(U1)，所述第一与门(U1)的输出端与所述CAN 控制器的地址锁存使能端(CAN_ALE)相连；输入端分别与所述第一非门(G1)输出端、第二非门(G2)输出端、CPU的地址线最低位 (AO)、第四非门(G4)输出端相连的第一与非门(U2)，所述第一与非门(U2)的输出端与所述 CAN控制器的写使能端(CAN_WE#)相连；输入端分别与所述第二非门(G2)输出端、第三非门(G3)输出端、CPU的地址线最低位 (AO)、第四非门(G4)输出端相连的第二与非门(U3)，所述第二与非门(U3)的输出端与所述 CAN控制器的读使能端(CAN_RE#)相连；输入端分别与所述第二非门(G2)输出端、第四非门(G4)输出端、CPU的地址线最低位 (AO)相连的第三与非门(U4)，所述第三与非门(U4)的输出端与所述CAN控制器的片选使 能端(CAN_CS#)相连。
7.根据权利要求5所述的端口映射设备的控制系统，其特征在于，所述转换装置连接 的端口映射设备为NAND闪存，且所述CPU与CAN控制器的数据线(DATA)相连，所述CPU的 地址线次低位(A1)与所述NAND闪存的地址锁存使能端(NAND_ALE)相连，所述CPU的地址 线最低位(AO)与所述NAND闪存的指令锁存使能端(NAND_CLE)相连，且所述转换装置包 括与CPU的通用输入输出第一端(GPI01)和NAND闪存的就绪使能端(NAND_R/B#)相连 的高电平输出端；输入端分别与CPU的通用输入输出第二端(GPI02)和片选使能端(CS#)相连的第二与 门(U5)，所述第二与门(U5)的输出端与所述NAND闪存的片选使能端(NAND_CS#)相连；输入端分别与CPU的片选使能端(CS#)和读使能端(0E#)相连的第一或门(TO)，所述 第一或门(U6)的输出端与所述NAND闪存的读使能端(NAND_RE#)相连；输入端分别与CPU的片选使能端(CS#)和写使能端(WE#)相连的第二或门(U7)，所述 第二或门(U7)的输出端与所述NAND闪存的写使能端(NAND_WE#)相连。
专利摘要本实用新型涉及一种端口映射设备转换装置，用于实现CPU对端口映射设备的时序控制，其中，所述转换装置与CPU的地址线和控制线相连用于对输入信号进行处理后生成读写操作的对应输出信号给所述端口映射设备，且所述转换装置由逻辑门电路构成。本实用新型还相应提供了一种采用上述端口映射设备转换装置的控制系统。本实用新型通过组合逻辑电路实现CPU对端口映射设备的时序控制，解决了已有技术中CPU在多任务环境下造成时序不稳定及实现技术复杂的问题，在保证时序的准确性前提下降低了系统设计成本。
文档编号G06F13/38GK201662798SQ201020127390
公开日2010年12月1日 申请日期2010年3月9日 优先权日2010年3月9日
发明者何丽红, 陈兴根, 陈志列 申请人:研祥智能科技股份有限公司