本申请要求2015年6月17日在韩国知识产权局提交的申请号为10-2015-0085785的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域：
：示例性实施例涉及一种存储系统，更具体地，涉及一种对至存储器件的数据和来自存储器件的数据进行处理的存储系统及其操作方法。
背景技术：
：：计算机环境范例已经变为可以随时随地使用的普适计算系统。结果，便携式电子设备(诸如移动电话、数字照相机和笔记本计算机)的使用继续快速增加。便携式电子设备通常使用具有半导体存储器件的存储系统，半导体存储器件被用作数据储存设备。数据储存设备用作便携式电子设备的主存储器件或辅助存储器件。由于使用存储器件的数据储存设备不具有移动部件，因此使用存储器件的数据储存设备提供优异的稳定性、耐久性、高信息存取速度和低功耗。具有这样优点的数据储存设备的示例包括通用串行总线(USB)存储器件、具有各种接口的存储卡和固态驱动器(SSD)。技术实现要素：各种实施例针对一种能够使其复杂度和性能劣化最小化的存储系统及其操作方法。在实施例中，存储系统可以包括：存储器件，包括多个存储块；以及控制器，适用于分别响应于读取命令和写入命令来执行读取操作和写入操作，以及作为操作的结果而根据储存在存储块中的数据的优先级信息来更新储存在缓冲器中的映射数据。优先级信息可以包括在每个命令中。优先级信息可以表示与在不同时间提供的命令相对应的第一数据与第二数据之间的优先级。可以根据第一数据与第二数据之间的数据重要性或数据可处理性来确定第一数据与第二数据之间的优先级。可以根据第一数据的种类和第二数据的种类来确定数据重要 性。可以根据第一数据的处理计数、所需处理速度和数据大小以及第二数据的处理计数、所需处理速度和数据大小来确定数据可处理性。在缓冲器充满映射数据的情况下，控制器可以根据优先级信息来将映射数据中的具有最低优先级的一个编程在存储块中。在两个或更多个映射数据具有相同的最低优先级的情况下，控制器可以根据映射数据的更新优先级而将两个或更多个映射数据中的具有最低更新优先级的一个编程在存储块中。可以根据LRU(最近最少使用)/MRU(最近最多使用)算法来确定最低更新优先级。控制器可以根据数据的类型信息而将映射数据储存在缓冲器中的不同的子缓冲器中。可以根据数据的位置和操作的频率/计数来确定类型信息。数据的类型信息可以包括在每个命令中或者从每个命令的模式来识别。控制器可以根据类型信息而将随机数据或热数据的映射数据储存在第一子缓冲器中，以及将连续数据或冷数据的映射数据储存在第二子缓冲器中。在实施例中，用于操作包括多个存储块的存储系统的方法可以包括：识别从主机提供的命令；响应于命令来执行操作；以及作为操作的结果而根据储存在存储块中的数据的优先级信息来更新储存在缓冲器中的映射数据。优先级信息可以包括在命令中。优先级信息可以表示与在不同时间提供的命令相对应的第一数据与第二数据之间的优先级。可以根据第一数据与第二数据之间的数据重要性或数据可处理性来确定第一数据与第二数据之间的优先级，可以根据第一数据的种类和第二数据的种类来确定数据重要性，以及可以根据第一数据的处理计数或所需处理速度以及第二数据的处理计数或所需处理速度来确定数据可处理性。在缓冲器充满映射数据的情况下，更新映射数据的步骤可以根据优先级信息来将映射数据中的具有最低优先级的一个编程在存储块中。在两个或更多个映射数据具有相同的最低优先级的情况下，更新映射数据的步骤可 以根据映射数据的更新优先级而将两个或更多个映射数据中的具有最低更新优先级的一个编程在存储块中。可以根据LRU(最近最少使用)/MRU(最近最多使用)算法来确定最低更新优先级。在更新中，可以根据数据的类型信息而将映射数据储存在缓冲器中的不同的子缓冲器中，以及可以根据数据的位置和操作的频率/计数来确定类型信息。数据的类型信息可以包括在命令中或者从命令的模式来识别。在更新中，可以根据类型信息而将随机数据或热数据的映射数据储存在第一子缓冲器中，以及将连续数据或冷数据的映射数据储存在第二子缓冲器中。附图说明图1是图示根据实施例的包括存储系统的数据处理系统的视图。图2是图示存储系统中的存储器件的视图。图3是图示根据实施例的存储器件中的存储块的电路图。图4、图5、图6、图7、图8、图9、图10和图11是示意性图示存储器件的视图。图12是图示根据实施例的存储系统中的存储器件的数据处理操作的示意图。图13是图示根据实施例的存储系统的数据处理操作的流程图。具体实施方式以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施并且不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的，并且将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。图1是图示根据实施例的包括存储系统的数据处理系统的框图。参照图1，数据处理系统100可以包括主机102和存储系统110。例如，主机102可以包括诸如移动电话、MP3播放器和膝上计算机的便携式电子设备或诸如台式计算机、游戏机、TV和投影仪的电子设备。存储系统110可以响应于来自主机102的请求而操作，具体地，储存要被主机102访问的数据。换句话说，存储系统110可以用作主机102的主存储系统或辅助存储系统。存储系统110可以根据要与主机102电耦接的主机接口的协议而用各种类型的储存设备中的任意一种来实施。存储系统110可以用诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、紧凑型快闪(CF)卡、智能媒体(SM)卡和记忆棒等的各种类型的储存设备来实施。用于存储系统110的储存设备可以用易失性存储器件(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或非易失性存储器件(诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁性RAM(MRAM)和电阻式RAM(RRAM))来实施。存储系统110可以包括储存要被主机102访问的数据的存储器件150以及可以控制存储器件150中的数据的储存的控制器130。控制器130和存储器件150可以被集成至一个半导体器件中。例如，控制器130和存储器件150可以被集成至一个半导体器件中并且配置固态驱动器(SSD)。当存储系统110用作SSD时，可以显著地提高与存储系统110电耦接的主机102的操作速度。控制器130和存储器件150可以被集成至一个半导体器件中并且配置存储卡。控制器130和存储器件150可以被集成至一个半导体器件中，并且配置诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC以及通用快闪储存(UFS)设备的存储卡。此外，存储系统110可以配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络板(webtablet)、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字视频录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下收发信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息处理网络的各种电子设备中的一种、RFID设备和/或配置计算系统的各种组成元件中的一种。存储系统110的存储器件150在电源被中断时可以保持储存的数据，具体地，在写入操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括多个存储单元，多个字线(WL)电耦接至所述多个存储单元。存储器件150可以是非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。之后将参照图2至图11来详细描述存储器件150的结构和存储器件150的三维(3D)层叠结构。存储系统110的控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。照此，控制器130可以控制存储器件150的全部操作(诸如读取操作、写入操作、编程操作和擦除操作)。详细地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。主机接口单元132可以处理从主机102提供的命令和数据，以及可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附件SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的至少一种来与主机102通信。ECC单元138可以在读取操作期间检测和校正从存储器件150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可以不校正错误位，并且ECC单元138可以输出表示校正错误位失败的错误校正失败信号。ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)码、涡轮码(turbocode)、里德-所罗门(RS，Reed-Solomon)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)和块编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或设备。PMU140可以提供和管理用于控制器130的电源(即，用于包括在控制器130中的组成元件的电源)。NFC142可以用作控制器130与存储器件150之间的存储器接口，以允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，具 体地，当存储器件150是NAND快闪存储器时，NFC142可以产生用于存储器件150的控制信号并且在处理器134的控制下处理数据。存储器144可以用作存储系统110和控制器130的工作存储器，以及储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用的数据，以用于诸如读取操作、写入操作、编程操作和擦除操作的操作。存储器144可以用易失性存储器来实施。存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用的数据以用于读取操作和写入操作。为了储存数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等。处理器134可以控制存储系统110的常规操作，以及响应于来自主机102的写入请求或读取请求来控制针对存储器件150的写入操作或读取操作。处理器134可以驱动被称为快闪转换层(FTL)的固件来控制存储系统110的常规操作。处理器134可以用微处理器或中央处理单元(CPU)来实施。管理单元(未示出)可以被包括在处理器134中，并且可以执行存储器件150的坏块管理。管理单元可以找到包括在存储器件150中的坏存储块(其不满足进一步使用的条件)以及对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，由于NAND逻辑功能的特性，因此在写入操作期间(例如，在编程操作期间)可能发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可以被编程至新存储块。此外，坏块严重地劣化具有3D层叠结构的存储器件150的利用效率以及存储系统100的可靠性，因此需要可靠的坏块管理。图2是图示图1中所示的存储器件150的示意图。参照图2，存储器件150可以包括多个存储块(例如，第零存储块210至第(N-1)存储块240)。多个存储块210至240中的每个可以包括多个页(例如，2M数量的页(2MPAGES))，本发明不局限于此。多个页中的每个可以包括多个存储单元，多个字线电耦接至该多个存储单元。存储器件150还可以包括根据在每个存储单元中可储存或表示的位的数量而作为单电平单元(SLC)存储块和多电平单元(MLC)存储块的多个存储块。SLC存储块可以包括用每个存储单元能够储存1位数据的存储单元来实施的多个页。MLC存储块可以包 括用每个存储单元能够储存多位数据(例如，两位或更多位数据)的存储单元来实施的多个页。包括用每个存储单元能够储存3位数据的存储单元来实施的多个页的MLC存储块可以被定义为三电平单元(TLC)存储块。多个存储块210至240中的每个可以在写入操作期间储存主机设备102提供的数据，以及可以在读取操作期间将储存的数据提供给主机102。图3是图示图1中所示的多个存储块152至156中的一个存储块的电路图。参照图3，存储器件150的存储块152可以包括分别电耦接至位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1串联地电耦接在选择晶体管DST和SST之间。各个存储单元MC0至MCn-1可以由多电平单元(MLC)来配置，每个多电平单元(MLC)储存多位的数据信息。串340可以分别电耦接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示公共源极线。虽然图3作为示例示出了由NAND快闪存储单元配置的存储块152，但是要注意的是，根据实施例的存储器件150的存储块152不限于NAND快闪存储器，并且可以由NOR快闪存储器、其中组合至少两种类型的存储单元的混合快闪存储器、或控制器被构建在存储芯片中的一体NAND快闪存储器(one-NANDflashmemory)来实现。半导体器件的操作特性不仅可以应用至其中电荷储存层由导电浮栅配置的快闪存储器件，还可以应用至其中电荷储存层由电介质层配置的电荷捕获闪存(CTF)。存储器件150的电压供应块310可以提供根据操作模式要被供应至各个字线的字线电压(例如，编程电压、读取电压和/或通过电压)以及提供要供应至块体(bulk)(例如，其中形成有存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压发生操作。电压供应块310产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个，选择选中存储块的字线中的一个，以及将字线电压提供至选中字线和未选中字线。存储器件150的读取/写入电路320由控制电路控制，以及根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读取/写入电路320用作写入驱动器，写入驱动器根据要被储存在存储单元阵列中的数据来驱动位线。读取/写入电路320在编程操作期间从缓冲器(未示出)接收要被写入在存储单元阵列中的数据，以及根据输入的数据来驱动位线。读取/写入电路320包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326。多个锁存器(未示出)可以被包括在页缓冲器 322、324和326中的每个中。图4至图11是图示图1中所示的存储器件150的示意图。图4是图示图1中所示的存储器件150的多个存储块152至156的示例的框图。参照图4，存储器件150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以实现为三维(3D)结构或垂直结构。各个存储块BLK0至BLKN-1可以包括沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的结构。各个存储块BLK0至BLKN-1可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和第三方向设置。每个NAND串NS电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和公共源极线CSL。即，各个存储块BLK0至BLKN-1电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL。图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的等距视图。图6是沿图5中所示的存储块BLKi的线I-I′截取的剖视图。参照图5和图6，存储器件150的多个存储块之中的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。可以设置有衬底5111。衬底5111可以包括掺杂有第一类型杂质的硅材料。衬底5111可以包括掺杂有p型杂质的硅材料，或者可以是p型阱(例如，袋型p阱)，并且包括围绕p型阱的n型阱。虽然假设衬底5111是p型硅，但是要注意的是，衬底5111不局限于是p型硅。沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。多个掺杂区5311至5314可以包含不同于衬底5111的第二类型杂质。多个掺杂区5311至5314可以掺杂有n型杂质。虽然这里假设第一掺杂区5311至第四掺杂区5314是n型，但是要注意的是，第一掺杂区5311至第四掺杂区5314不局限于是n型。在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，沿第一方向延伸的多个电介质材料5112可以沿第二方向依次设置。电介质材料5112和衬底5111可以沿第二方向彼此分离预定距离。电介质材料5112可以沿第二方向彼此分离预定距离。电介质材料5112可以包括诸如氧化硅的电介质材料。在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置多 个柱体5113，多个柱体5113沿第一方向依次布置并且沿第二方向穿过电介质材料5112。多个柱体5113可以分别穿过电介质材料5112并且可以与衬底5111电耦接。每个柱体5113可以由多种材料构成。每个柱体5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每个柱体5113的表面层5114可以包括掺杂有与衬底5111相同类型杂质的硅材料。虽然这里假设每个柱体5113的表面层5114可以包括p型硅，但是每个柱体5113的表面层5114不局限于是p型硅。每个柱体5113的内层5115可以由电介质材料形成。每个柱体5113的内层5115可以由诸如氧化硅的电介质材料填充。在第一掺杂区5311与第二掺杂区5312之间的区域中，电介质层5116可以沿电介质材料5112、柱体5113和衬底5111的暴露表面设置。电介质层5116的厚度可以小于电介质材料5112之间的距离的一半。换句话说，其中可布置除电介质材料5112和电介质层5116之外的材料的区域可以设置在(i)设置在电介质材料5112的第一电介质材料的底表面之上的电介质层5116与(ii)设置在电介质材料5112的第二电介质材料的顶表面之上的电介质层5116之间。电介质材料5112位于第一电介质材料之下。在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以设置在电介质层5116的暴露表面之上。沿第一方向延伸的导电材料5211可以设置在邻近衬底5111的电介质材料5112与衬底5111之间。具体地，沿第一方向延伸的导电材料5211可以设置在(i)布置在衬底5111之上的电介质层5116与(ii)布置在邻近衬底5111的电介质材料5112的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料可以设置在(i)布置在电介质材料5112的一个电介质材料的顶表面之上的电介质层5116与(ii)布置在电介质材料5112的另一电介质材料(其布置在该特定电介质材料5112之上)的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料5221至5228可以设置在电介质材料5112之间。沿第一方向延伸的导电材料5291可以设置在最上电介质材料5112之上。沿第一方向延伸的导电材料5211至5291可以是金属材料。沿第一方向延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向依次布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材 料5212至5292。在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向依次布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材料5213至5293。漏极5320可以分别设置在多个柱体5113之上。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n型杂质的硅材料。虽然假设漏极5320包括n型硅，但是要注意的是，漏极5320不局限于是n型硅。例如，每个漏极5320的宽度可以大于每个对应柱体5113的宽度。每个漏极5320可以以焊盘的形状设置在每个对应柱体5113的顶表面之上。沿第三方向延伸的导电材料5331至5333可以设置在漏极5320之上。导电材料5331至5333可以沿第一方向依次布置。各个导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320和沿第三方向延伸的导电材料5331至5333可以通过接触插塞电耦接。沿第三方向延伸的导电材料5331至5333可以是金属材料。沿第三方向延伸的导电材料5331至5333可以是诸如多晶硅的导电材料。在图5和图6中，各个柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。各个柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。图7是图6中所示的晶体管结构TS的剖面图。参照图7，在图6中所示的晶体管结构TS中，电介质层5116可以包括第一子电介质层5117、第二子电介质层5118和第三子电介质层5119。在每个柱体5113中的p型硅的表面层5114可以用作本体。邻近柱体5113的第一子电介质层5117可以用作隧道电介质层，并且可以包括热氧化层。第二子电介质层5118可以用作电荷储存层。第二子电介质层5118可以用作电荷捕获层，并且可以包括氮化物层或者诸如氧化铝层或氧化铪层等的金属氧化物层。邻近导电材料5233的第三子电介质层5119可以用作阻挡电介质层。邻近沿第一方 向延伸的导电材料5233的第三子电介质层5119可以形成为单层或多层。第三子电介质层5119可以是高-k电介质层(例如，氧化铝层、氧化铪层等)，其具有比第一子电介质层5117和第二子电介质层5118大的介电常数。导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷储存层5118、隧道电介质层5117和本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，在每个柱体5113中的p型硅的表面层5114将被称为沿第二方向的本体。存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括沿第二方向或垂直于衬底5111的方向延伸的多个NAND串NS。每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构TS可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构TS可以用作接地选择晶体管GST。栅极或控制栅极可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293。换句话说，栅极或控制栅极可以沿第一方向延伸并且形成字线和至少两个选择线(至少一个源极选择线SSL和至少一个接地选择线GSL)。沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。沿第三方向延伸的导电材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。沿第一方向延伸的第二类型掺杂区5311至5314可以设置至NAND串NS的另一端。沿第一方向延伸的第二类型掺杂区5311至5314可以用作公共源极线CSL。即，存储块BLKi可以包括沿垂直于衬底5111的方向(例如，第二方向)延伸的多个NAND串NS，并且可以用作其中多个NAND串NS电耦接至一个位线BL的NAND快闪存储块(例如，电荷捕获型存储器的NAND快闪存储块)。虽然在图5至图7中图示了沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293被设置为9层，但是要注意的是，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293不局限于被设置为9层。例如，沿第一方向延伸的导电材料可以被设置为8层、16层或任意多层。换句话说，在一个NAND串NS中，晶 体管的数量可以是8、16或更多。虽然在图5至图7中图示了3个NAND串NS电耦接至一个位线BL，但是要注意的是，实施例不局限于使3个NAND串NS电耦接至一个位线BL。在存储块BLKi中，m数量的NAND串NS可以电耦接至一个位线BL，m是正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及公共源极线5311至5314的数量。此外，虽然在图5至图7中图示了3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是要注意的是，实施例不局限于使3个NAND串NS电耦接至沿第一方向延伸的一个导电材料。例如，n数量的NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，n是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。图8是图示具有参照图5至图7所描述的第一结构的存储块BLKi的等效电路图。参照图8，在具有第一结构的块BLKi中，NAND串NS11至NS31可以设置在第一位线BL1与公共源极线CSL之间。第一位线BL1可以对应于图5和图6的沿第三方向延伸的导电材料5331。NAND串NS12至NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6的沿第三方向延伸的导电材料5332。NAND串NS13至NS33可以设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6的沿第三方向延伸的导电材料5333。每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至公共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。在该示例中，NAND串NS可以以行和列为单位来定义，电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BL1的NAND串NS11至NS31对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33对应于第三列。电耦接至一个源极选择线SSL的NAND串NS形成一行。电耦接至第一源极选择线SSL1的NAND串NS11至NS13形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33形成第三行。在每个NAND串NS中定义高度。在每个NAND串NS中，邻近接地选择晶体管GST的存储单元MC1的高度具有值“1”。在每个NAND串NS中，当从衬底5111测量 时，存储单元的高度随存储单元靠近源极选择晶体管SST而增大。在每个NAND串NS中，邻近源极选择晶体管SST的存储单元MC6的高度是7。同一行中的NAND串NS的源极选择晶体管SST共享源极选择线SSL。不同行中的NAND串NS的源极选择晶体管SST分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。在同一行的NAND串NS中的同一高度处的存储单元共享字线WL。即，在同一高度处，电耦接至不同行的NAND串NS的存储单元MC的字线WL被电耦接。在同一行的NAND串NS中的同一高度处的虚设存储单元DMC共享虚设字线DWL。即，在同一高度或水平处，电耦接至不同行的NAND串NS的虚设存储单元DMC的虚设字线DWL被电耦接。位于同一水平或高度或层的字线WL或虚设字线DWL在其处设置有沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电耦接。沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293通过接触共同地电耦接至上层。在上层处，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293电耦接。换句话说，同一行中的NAND串NS的接地选择晶体管GST共享接地选择线GSL。此外，不同行中的NAND串NS的接地选择晶体管GST共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33电耦接至接地选择线GSL。公共源极线CSL电耦接至NAND串NS。在有源区之上和衬底5111之上，第一掺杂区5311至第四掺杂区5314电耦接。第一掺杂区5311至第四掺杂区5314通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314电耦接。如图8中所示，同一高度或水平的字线WL电耦接。因此，当特定高度处的字线WL被选中时，电耦接至该字线WL的所有NAND串NS被选中。不同行中的NAND串NS电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个，在未选行中的NAND串NS与位线BL1至BL3电隔离。换句话说，通过选择源极选择线SSL1至SSL3中的一个，一行NAND串NS被选中。此外，通过选择位线BL1至BL3中的一个，在选中行中的NAND串NS以列为单位而被选中。在每个NAND串NS中，设置有虚设存储单元DMC。在图8中，在每个NAND串NS中，虚设存储单元DMC设置在第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6设置在虚设存储单元DMC与源极 选择晶体管SST之间。每个NAND串NS的存储单元MC被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称为下存储单元组，而邻近源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称为上存储单元组。在下文中，将参照图9至图11做出详细描述，图9至图11示出根据实施例的存储系统中的用不同于第一结构的三维(3D)非易失性存储器件来实施的存储器件。图9是示意性图示用三维(3D)非易失性存储器件来实施的存储器件并且示出图4的多个存储块中的存储块BLKj的等距视图。图10是图示沿图9的线VII-VII′截取的存储块BLKj的剖视图。参照图9和图10，图1的存储器件150的多个存储块之中的存储块BLKj可以包括沿第一方向至第三方向延伸的结构。可以设置衬底6311。例如，衬底6311可以包括掺杂有第一类型杂质的硅材料。例如，衬底6311可以包括掺杂有p型杂质的硅材料，或可以是p型阱(例如，袋型p阱)，并且包括围绕p型阱的n型阱。虽然在实施例中假设衬底6311是p型硅，但是要注意的是，衬底6311不局限于是p型硅。沿x轴方向和y轴方向延伸的第一导电材料6321至第四导电材料6324可以设置在衬底6311之上。第一导电材料6321至第四导电材料6324可以沿z轴方向分离预定距离。沿x轴方向和y轴方向延伸的第五导电材料6325至第八导电材料6328可以设置在衬底6311之上。第五导电材料6325至第八导电材料6328可以沿z轴方向分离预定距离。第五导电材料6325至第八导电材料6328可以沿y轴方向与第一导电材料6321至第四导电材料6324分离。可以设置穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP沿z轴方向延伸。此外，可以设置穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP沿z轴方向延伸。下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡电介质层、电荷储存层和隧道电介质层。下柱体DP和上柱体UP可以通过管道栅极PG电耦接。管道栅极PG可以布置在衬底6311中。例如，管道栅极PG可以包括与下柱体DP和上柱体UP相同的材料。沿x轴方向和y轴方向延伸的第二类型的掺杂材料6312可以设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作公共源极线CSL。漏极6340可以设置在上柱体UP之上。漏极6340可以包括n型硅材料。沿y轴方向延伸的第一上导电材料6351和第二上导电材料6352可以设置在漏极6340之上。第一上导电材料6351和第二上导电材料6352可以沿x轴方向分离。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352分别用作第一位线BL1和第二位线BL2。第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，以及第八导电材料6328可以用作漏极选择线DSL。下柱体DP和邻近下柱体DP的第一导电材料6321至第四导电材料6324形成下串。上柱体UP和邻近上柱体UP的第五导电材料6325至第八导电材料6328形成上串。下串和上串可以通过管道栅极PG电耦接。下串的一端可以电耦接至用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以通过漏极6340电耦接至对应的位线。一个下串和一个上串形成一个单元串，该一个单元串电耦接在第二类型的掺杂材料6312(用作公共源极线CSL)与上导电材料层6351和6352中的相应一个(用作位线BL)之间。即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1、第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚设存储单元DMC2和漏极选择晶体管DST。在图9和图10中，上串和下串可以形成NAND串NS，NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了包括在图9和图10中的NAND串NS中的晶体管结构，因此这里将省略其详细描述。图11是图示具有如上参照图9和图10描述的第二结构的存储块BLKj的等效电路的电路图。示出了在第二结构的存储块BLKj中形成对的第一串和第二串。参照图11，在存储器件150的多个块之中的具有第二结构的存储块BLKj中，可以 以定义多个对的方式来设置单元串，每个单元串用通过管道栅极PG而电耦接的一个上串和一个下串来实施，如参照图9和图10描述的。在具有第二结构的特定存储块BLKj中，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31(例如，至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1)形成第一串ST1，沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31(例如，至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2)形成第二串ST2。第一串ST1和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串ST1电耦接至第一位线BL1，第二串ST2电耦接至第二位线BL2。虽然在图11中描述了第一串ST1和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是可以预期第一串ST1和第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接至第一漏极选择线DSL1而第二串ST2可以电耦接至第二漏极选择线DSL2。还可以预期第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接至第一源极选择线SSL1而第二串ST2可以电耦接至第二源极选择线SSL2。将参照图12和图13来对存储器件150的数据处理操作做出详细描述，具体地，对根据实施例的存储系统110中的存储器件150的读取/写入操作期间的映射数据更新操作做出详细描述。图12是图示根据实施例的存储系统110中的存储器件150的数据处理操作的示意图。作为示例将对以下处理做出描述，即：当读取数据或写入数据被储存于在控制器130的存储器144中包括的缓冲器/高速缓存中，然后从存储器件150中包括的多个存储块中读取储存在缓冲器/高速缓存中的数据或将储存在缓冲器/高速缓存中的数据写入至存储器件150中包括的多个存储块时，对与读取数据/写入数据相对应的映射数据进行的处理。映射数据可以包括储存在存储器件150中的读取/写入数据的映射信息、地址信息、页信息、逻辑到物理(L2P)信息和物理到逻辑(P2L)信息。映射数据可以是包括这种映射信息的元数据。此外，虽然为了方便解释起见，作为示例将在下面描述控制器130执行存储系统110中的数据处理操作，但是要注意的是，如上所描述的，控制器130中包括的处理器134可以执行数据处理。在以下将描述的实施例中，将对在编程操作或写入操作之后更新映射数据的控制器130的映射数据更新操作做出描述。在编程操作期间，控制器130将从主机102提供的写入数据储存于在控制器130的存储器144中包括的缓冲器/高速缓存中，然后储存在缓冲器/高速缓存中的数据被编程至存储器件150中包括的多个存储块。在读取操作期间，控制器130从存储器件150的相应块读取与读取命令相对应的读取数据，然后将读取数据储存于在控制器130的存储器144中包括的缓冲器/高速缓存中。然后，储存在缓冲器/高速缓存中的数据被提供至主机102。参照图12，控制器130执行写入操作或读取操作，并且更新与写入操作和读取操作相对应的写入数据和读取数据的映射数据。例如，控制器130在读取/写入逻辑页码2的数据(在下文中，被称为“数据2”)的情况下更新映射数据(在下文中，被称为“映射数据2”)，在读取/写入逻辑页码3的数据(在下文中，被称为“数据3”)的情况下更新映射数据(在下文中，被称为“映射数据3”)，在读取/写入逻辑页码6的数据(在下文中，被称为“数据6”)的情况下更新映射数据(在下文中，被称为“映射数据6”)，在读取/写入逻辑页码7的数据(在下文中，被称为“数据7”)的情况下更新映射数据(在下文中，被称为“映射数据7)，在读取/写入逻辑页码8的数据(在下文中，被称为“数据8”)的情况下更新映射数据(在下文中，被称为“映射数据8”)，在读取/写入逻辑页码9的数据(在下文中，被称为“数据9”)的情况下更新映射数据(在下文中，被称为“映射数据9”)，以及在读取/写入逻辑页码11的数据(在下文中，被称为“数据11”)的情况下更新映射数据(在下文中，被称为“映射数据11”)。逻辑页码的数据(例如，数据2、数据3、数据6、数据7、数据8、数据9和数据11)是根据数据位置的随机数据或者是根据读取/写入操作的频率/计数的热数据。通过读取/写入命令的模式来检查数据位置和读取/写入操作的频率/计数，控制器130通过检查读取/写入命令的模式而将与从主机102提供的读取/写入命令相对应的数据识别为随机数据或热数据。此外，控制器130在读取/写入逻辑页码组B的数据(在下文中，被称为“数据B”)的情况下更新映射数据(在下文中，被称为“映射数据B”)，在读取/写入逻辑页码组C的数据(在下文中，被称为“数据C”)的情况下更新映射数据(在下文中，被称为“映射数据C”)，在读取/写入逻辑页码组F的数据(在下文中，被称为“数据F”)的情况下更新映射数据(在下文中，被称为“映射数据F”)，在读取/写入逻辑页码组G的数据(在下文中，被称为“数据G”)的情况下更新映射数据(在下文中，被称为“映射数据G”)，在读取/写入逻辑页码组H的数据(在下文中，被称为“数据H”)的情况下更新 映射数据(在下文中，被称为“映射数据H”)，在读取/写入逻辑页码组I的数据(在下文中，被称为“数据I”)的情况下更新映射数据(在下文中，被称为“映射数据I”)，以及在读取/写入逻辑页码组K的数据(在下文中，被称为“数据K”)的情况下更新映射数据(在下文中，被称为“映射数据K”)。逻辑页码组的数据(例如，数据B、数据C、数据F、数据G、数据H、数据I和数据K)是其中多个逻辑页码根据数据位置而连续的数据，或者是根据读取/写入操作的频率/计数的冷数据。如上所描述的，通过读取/写入命令的模式来检查数据位置和读取/写入操作的频率/计数，控制器130通过检查读取/写入命令的模式而将与从主机102提供的读取/写入命令相对应的数据识别为连续数据或冷数据。因此，控制器130基于从主机102提供的读取/写入命令来判断读取/写入数据是随机数据/连续数据还是热数据/冷数据。表示读取/写入数据是随机数据/连续数据还是热数据/冷数据的类型信息可以以上下文(context)的形式而被包括在读取/写入命令中，控制器130通过检查包括在读取/写入命令中的信息或者如上所述通过从读取/写入命令的模式中检查位置和读取/写入操作的频率/计数来识别读取/写入命令的类型信息。控制器130从读取/写入命令中检查读取/写入数据的优先级信息。优先级信息以上下文(context)的形式或者以标记的形式而被包括在读取/写入命令中。包括在读取/写入命令中的优先级信息表示当前读取/写入数据具有比先前读取/写入数据高的优先级还是低的优先级。例如，在当前读取/写入数据具有比先前读取/写入数据高的优先级的情况下，读取/写入数据的优先级值“1”可以被包括在读取/写入命令中。在当前读取/写入数据具有比先前读取/写入数据低的优先级的情况下，读取/写入数据的优先级值“0”可以被包括在读取/写入命令中。通过根据读取/写入数据的种类的数据重要性以及根据读取/写入数据的处理(或更新)计数、所需处理速度或数据大小的数据可处理性来确定读取/写入数据的优先级。例如，在第一读取/写入数据具有比第二读取/写入数据高的数据重要性或高的数据可处理性的情况下，第一读取/写入数据具有比第二读取/写入数据高的优先级。可以在第二读取/写入数据之前执行用于更高优先级的第一读取/写入数据的读取/写入操作。由主机102根据数据重要性或数据可处理性来确定读取/写入数据的优先级，优先级信息通过读取/写入命令传输至控制器130。控制器130响应于来自主机102的包括读取/写入数据的类型信息和优先级信息的读取/写入命令来对读取/写入数据执行读取/写入操作。控制器130还执行用于更新映射数据的映射数据更新操作，以将读取/写入操作的结果反映至映射数据。在根据在特定时间t01210和1250从主机102提供的读取/写入命令来对读取/写入数据执行读取/写入操作之后，控制器130根据读取/写入操作来对读取/写入数据执行映射数据更新操作，并且将更新的映射数据储存于在控制器130的存储器144中包括的缓冲器1200中。在缓冲器1200充满了映射数据的情况下，控制器130将映射数据写入在存储器件150的多个存储块之中的存储块M1292中。控制器130根据读取/写入数据的类型信息而将更新的映射数据储存在缓冲器1200的不同的缓冲器区域(例如，第一子缓冲器1202和第二子缓冲器1204)中。作为示例还将描述随机数据或热数据的映射数据被储存在第一子缓冲器1202中，以及连续数据或冷数据的映射数据被储存在第二子缓冲器1204中。例如，根据在时间t01210和1250从主机102提供的读取/写入命令，将映射数据61212、映射数据111214、映射数据21216和映射数据91218储存在第一子缓冲器1202中作为与在时间t01210的命令相对应的映射数据，以及将映射数据I1252、映射数据B1254、映射数据K1256和映射数据F1258储存在第二子缓冲器1204中作为与在时间t01250的命令相对应的映射数据。根据读取/写入数据的包括在读取/写入命令中的优先级信息，储存在第一子缓冲器1202和第二子缓冲器1204中的映射数据具有优先级。例如，在储存在时间t01210的第一子缓冲器1202中的映射数据之中，映射数据21216可以具有最高优先级，映射数据111214可以具有最低优先级，映射数据61212可以具有比映射数据91218高的优先级。此外，在时间t01250储存在第二子缓冲器1204中的数据之中，映射数据B1254可以具有最高优先级，映射数据K1256可以具有最低优先级，映射数据F1258可以具有比映射数据I1252高的优先级。根据在时间t01210和1250以及在时间t0之前的时间从主机102提供的读取/写入命令，对读取/写入数据执行读取/写入操作。由于对应于以这种方式执行的读取/写入操作来更新读取/写入数据的映射数据，因此储存在第一子缓冲器1202和第二子缓冲器1204中的映射数据根据更新时间而具有更新的优先级。例如，在于时间t01210储存在第一子缓冲器1202中的映射数据之中，最近最多更新的映射数据61212可以具有最高更新优先级，最近最少更新的映射数据91218可以具有最低更新优先级，以及映射数据111214可以具有比映射数据21216高的更新优先级。此外，在于时间t01250储存在第二子缓冲器1204中的映射数据之中，最近最多更新的映射数据I1252可以具有最高更新优先级，最近最少更新的映射数据F1258可以具有最低更新优先级，以及映射数据B1254可以具有比映射数据K1256高的更新优先级。在该示例中，具有最高更新优先级的映射数据61212和映射数据I1252对应于在时间t01210和1250的读取/写入命令。如上所述，在时间t01210和1250，在对数据6和数据I执行读取/写入操作之后，执行用于映射数据61212和映射数据I1252的更新操作。在下文中，将对在响应于读取/写入命令来对随机数据和连续数据执行读取/写入操作之后更新映射数据的操作做出详细描述。将映射数据61212、映射数据111214、映射数据21216和映射数据91218储存在第一子缓冲器1202中作为时间t01210的映射数据，以及将映射数据I1252、映射数据B1254、映射数据K1256和映射数据F1258储存在第二子缓冲器1204中作为时间t01250的映射数据。然后，根据在紧接时间t01210和1250的时间t11220和1260从主机102提供的读取/写入命令，对数据7和数据H执行读取/写入操作，并且将对应的映射数据71222和映射数据H1262更新并储存在第一子缓冲器1202和第二子缓冲器1204中。此时，在第一子缓冲器1202和第二子缓冲器1204中的每个已经充满映射数据的情况下，在时间t01210和1250储存在第一子缓冲器1202和第二子缓冲器1204中的映射数据之中的一个映射数据被写入至存储块M1292。控制器130根据映射数据的优先级来将在时间t01210和1250储存在第一子缓冲器1202和第二子缓冲器1204中的映射数据之中的具有最低优先级的映射数据111214和映射数据K1256编程在存储块M1292中。此外，控制器130根据时间t11220和1260的读取/写入命令来将映射数据71222和映射数据H1262更新并储存在第一子缓冲器1202和第二子缓冲器1204中。在时间t11220的读取/写入命令中，数据7的类型信息可以表示数据7是随机数据或热数据，数据7的优先级信息可以表示数据7具有比时间t01210的数据6低的优先级。此外，时间t11260的数据H的类型信息可以表示数据H是连续数据或冷数据，数据H的优先级信息可以表示数据H具有比时间t01250的数据I高的优先级。根据在时间t11220和1260从主机102提供的读取/写入命令，将映射数据71222、映射数据61224、映射数据21226和映射数据91228储存在第一子缓冲器1202中作为与时间t11220的命令相对应的映射数据，以及将映射数据H1262、映射数据I1264、映射数据B1266和映射数据F1268储存在第二子缓冲器1204中作为与时间t11260的命令相对应的映射数据。在储存在时间t11220的第一子缓冲器1202中的映射数据之中，映射数据21226可以具有最高优先级，映射数据71222和映射数据91228可以具有最低优先级，以及映射数据61224可以具有比映射数据71222高的优先级。此外，在储存在时间t11260的第二子缓冲器1204中的映射数据之中，映射数据B1266可以具有最高优先级，映射数据I1264可以具有最低优先级，以及映射数据H1262和映射数据F1268可以具有比映射数据I1264高的优先级。根据在时间t11220和1260以及在时间t1之前的时间从主机102提供的读取/写入命令，对读取/写入数据执行读取/写入操作。由于对应于以这种方式执行的读取/写入操作来更新读取/写入数据的映射数据，因此储存在第一子缓冲器1202和第二子缓冲器1204中的映射数据根据更新时间而具有更新的优先级。例如，在储存在时间t11220的第一子缓冲器1202中的映射数据之中，最近最多更新的映射数据71222可以具有最高更新优先级，最近最少更新的映射数据91228可以具有最低更新优先级，以及映射数据61224可以具有比映射数据21226高的更新优先级。此外，在储存在时间t11260的第二子缓冲器1204中的映射数据之中，最近最多更新的映射数据H1262可以具有最高更新优先级，最近最少更新的映射数据F1268可以具有最低更新优先级，以及映射数据I1264可以具有比映射数据B1266高的更新优先级。在该示例中，具有最高更新优先级的映射数据71222和映射数据H1262对应于时间t11220和1260的读取/写入命令。如上所述，在时间t11220和1260，在对数据7和数据H执行读取/写入操作之后，执行用于映射数据71222和映射数据H1262的更新操作。然后，根据在紧接时间t11220和1260的时间t21230和1270从主机102提供的读取/写入命令，对数据8和数据G执行读取/写入操作，并且将对应的映射数据81232和映射数据G1272更新并储存在第一子缓冲器1202和第二子缓冲器1204中。此时，在第一子缓冲器1202和第二子缓冲器1204中的每个已经充满映射数据的情况下，在储存在时间t11220和1260的第一子缓冲器1202和第二子缓冲器1204中的映射数据之中的一个映射数据被写入至存储块M1292。控制器130根据映射数据的优先级来将在储存在时间t11220和1260的第一子缓冲器1202和第二子缓冲器1204中的映射数据之中的具有最低优先级的映射数据71222、映射数据91229和映射数据I1264编程在存储块M1292中。此外，控制器130根据时间t21230和1270的读取/写入命令来将映射数据81232和映射数据G1272更新并且储存在第一子缓冲器1202和第二子缓冲器1204中。由于储存在时间t11220的第一子缓冲器1202中的映射数据71222和映射数据91228二者都具有最低优先级，因此将根据更新优先级而具有最低更新优先级的映射数据91228编程至存储块M1292，以及将根据时间t21230的读取/写入命令的映射数据81232储存在第一子缓冲器1202中。因此，在存在具有相同最低优先级的多个映射数据的情况下，将根据映射数据的更新优先级而具有最低更新优先级的映射数据编程至存储块M1292。即，当在映射数据更新操作期间第一子缓冲器1202和第二子缓冲器1204已经充满映射数据时，最近最少更新的映射数据被编程至存储块M1292。在存在具有相同最低优先级的多个映射数据的情况下，当在映射数据更新操作期间第一子缓冲器1202和第二子缓冲器1204已经充满映射数据时，根据LRU(最近最少使用)/MRU(最近最多使用)算法而将具有最低更新优先级的映射数据编程至存储块M1292。此时，如上所述，由于根据读取/写入命令中包括的优先级信息来将映射数据更新和储存在缓冲器1200中，因此对于来自主机102的读取/写入请求来说出现可能性更高的读取/写入数据(例如，具有更高优先级的数据)的映射数据被储存在缓冲器1200中。相应地，因为可以省略用于将具有更高优先级的数据的映射数据从存储器件150恢复至缓冲器1200的操作，所以可以缩短读取/写入操作延迟，并且可以改善读取/写入操作性能。在实施例中，如上所述，当更新与时间t11220的命令相对应的映射数据时，由于根据读取/写入命令中包括的优先级信息将具有最低优先级的映射数据111214传输至存储器件150并且将映射数据91228储存在第一子缓冲器1202中，因此可以执行用于数据9的读取/写入操作，而不需要执行用于从存储器件150恢复映射数据91228的操作。在时间t21230的读取/写入命令中，数据8的类型信息可以表示数据8是随机数据或热数据，数据8的优先级信息可以表示数据8具有比时间t11220的数据7低的优先级。此外，时间t21270的数据G的类型信息可以表示数据G是连续数据或冷数据，以及数据G的优先级信息可以表示数据G具有比时间t11260的数据H高的优先级。根据在时间t21230和1270从主机102提供的读取/写入命令，将映射数据81232、映射数据71234、映射数据61236和映射数据21238储存在第一子缓冲器1202中作为与时间t21230的命令相对应的映射数据。将映射数据G1272、映射数据H1274、映射数据B1276和映射数据F1278储存在第二子缓冲器1204中作为与时间t21270的命令相对应的映射数据。在储存在时间t21230的第一子缓冲器1202中的映射数据之中，映射数据21238可以具有最高优先级，映射数据81232可以具有最低优先级，以及映射数据61236可以具有比映射数据71234高的优先级。此外，在储存在时间t21270的第二子缓冲器1204中的映射数据之中，映射数据B1276可以具有最高优先级，映射数据H1274和映射数据F1278可以具有最低优先级，以及映射数据G1272可以具有比映射数据H1274高的优先级。根据在时间t21230和1270以及在时间t2之前的时间从主机102提供的读取/写入命令，对读取/写入数据执行读取/写入操作。由于对应于以这种方式执行的读取/写入操作来更新读取/写入数据的映射数据，因此储存在第一子缓冲器1202和第二子缓冲器1204中的映射数据根据更新时间而具有更新的优先级。在储存在时间t21230的第一子缓冲器1202中的映射数据之中，最近最多更新的映射数据81232可以具有最高更新优先级，最近最少更新的映射数据21238可以具有最低更新优先级，以及映射数据71234可以具有比映射数据61236高的更新优先级。此外，在储存在时间t21270的第二子缓冲器1204中的映射数据之中，最近最多更新的映射数据G1272可以具有最高更新优先级，最近最少更新的映射数据F1278可以具有最低更新优先级，以及映射数据H1274可以具有比映射数据B1376高的更新优先级。在该示例中，具有最高更新优先级的映射数据81232和映射数据G1272对应于在时间t21230和1270的读取/写入命令。如上所述，在时间t21230和1270，在对数据8和数据G执行读取/写入操作之后，执行用于映射数据81232和映射数据G1272的更新操作。然后，根据在紧接时间t21230和1270的时间t31240和1280从主机102提供的读取/写入命令，对数据3和数据C执行读取/写入操作，并且将对应的映射数据31242和映射数据C1282更新和储存在第一子缓冲器1202和第二子缓冲器1204中。此时，在第一子缓冲器1202和第二子缓冲器1204中的每个已经充满映射数据的情况下，储存在时间t21230和1270的第一子缓冲器1202和第二子缓冲器1204中的映射数据之中的一个映射数据被写入至存储块M1292。控制器130将储存在时间t21230和1270的第一子缓冲器1202和第二子缓冲器1204中的映射数据之中的根据映射数据的优先级具有最低优先级的映射数据81232、映射数据H1274和映射数据F1278编程在存储块M1292中。此外，控制器130根据时间t31240和1280的读取/写入命令来将映射数据31242和映射数据C1282更新并储存在第一子缓冲器1202和第二子缓冲器1204中。由于储存在时间t21270的第二子缓冲器1204中的映射数据H1274和映射数据F1278二者都具有最低优先级，因此将根据更新优先级而具有最低更新优先级的映射数据F1278编程至存储块M1292，以及将根据在时间t31240的读取/写入命令的映射数据31242储存在第一子缓冲器1202中。如上所述，在存在具有相同最低优先级的多个映射数据的情况下，当在映射数据更新操作期间第一子缓冲器1202和第二子缓冲器1204已经充满映射数据时，根据LRU(最近最少使用)/MRU(最近最多使用)算法而将具有最低更新优先级的映射数据编程至存储块M1292。此时，如上所述，由于根据读取/写入命令中包括的优先级信息来将映射数据更新和储存在缓冲器1200中，因此对于来自主机102的读取/写入请求来说出现可能性更高的读取/写入数据(例如，具有更高优先级的数据)的映射数据被储存在缓冲器1200中。相应地，因为可以省略用于将具有更高优先级的数据的映射数据从存储器件150恢复至缓冲器1200的操作，所以可以缩短读取/写入操作延迟，并且可以改善读取/写入操作性能。在时间t31240的读取/写入命令中，数据3的类型信息可以表示数据3是随机数据或热数据，数据3的优先级信息可以表示数据3具有比在时间t21230的数据8高的优先级。此外，时间t31280的数据C的类型信息可以表示数据C是连续数据或冷数据，以及数据C的优先级信息可以表示数据C具有比时间t21270的数据G高的优先级。根据在时间t31240和1280从主机102提供的读取/写入命令，将映射数据31242、映射数据71244、映射数据61246和映射数据21248储存在第一子缓冲器1202中作为与时间t31240的命令相对应的映射数据，将映射数据C1282、映射数据G1284、映射数据H1286和映射数据B1288储存在第二子缓冲器1204中作为与时间t31280的命令相对应的映射数据。在储存在时间t31240的第一子缓冲器1202中的映射数据之中，映射数据21248可以具有最高优先级，映射数据71244可以具有最低优先级，以及映射数据31242和映射数据61246可以具有比映射数据71244高的优先级。此外，在储存在时间t31280的第二子缓冲器1204中的映射数据之中，映射数据C1282和映射数据B1288可以具有最高优先级，映射数据H1286可以具有最低优先级，以及映射数据G1284可以具有比映射数据H1286高的优先级。根据在时间t31240和1280以及在时间t3之前的时间从主机102提供的读取/写入命令，对读取/写入数据执行读取/写入操作。由于对应于以这种方式执行的读取/写入操 作来更新读取/写入数据的映射数据，因此储存在第一子缓冲器1202和第二子缓冲器1204中的映射数据根据更新时间而具有更新的优先级。在储存在时间t31240的第一子缓冲器1202中的映射数据之中，最近最多更新的映射数据31242可以具有最高更新优先级，最近最少更新的映射数据21248可以具有最低更新优先级，以及映射数据71244可以具有比映射数据61246高的更新优先级。此外，在储存在时间t31280的第二子缓冲器1204中的映射数据之中，最近最多更新的映射数据C1282可以具有最高更新优先级，最近最少更新的映射数据B1288可以具有最低更新优先级，以及映射数据G1284可以具有比映射数据H1286高的更新优先级。在该示例中，具有最高更新优先级的映射数据31242和映射数据C1282对应于在时间t31240和1280的读取/写入命令。如上所述，在时间t31240和1280，在对数据3和数据C执行读取/写入操作之后，执行用于映射数据31242和映射数据C1282的更新操作。在实施例中，以这种方式执行对从主机102提供的读取/写入数据的读取/写入，执行对应于读取/写入数据的映射数据的更新，以及将映射数据储存在缓冲器1200中。根据读取/写入命令中包括的类型信息，将映射数据更新并储存在缓冲器1200的相应的子缓冲器1202和1204中。在缓冲器1200已经充满映射数据的情况下，根据读取/写入命令中包括的优先级信息来将具有最低优先级的映射数据编程至存储器件150。在多个映射数据具有相同最低优先级的情况下，根据LRU/MRU算法将最近最少更新的映射数据编程至存储器件150。图13是图示根据实施例的存储系统110的数据处理操作的流程图。参照图13，存储系统110在步骤1310处从主机接收读取/写入命令，以及在步骤1320处识别从主机提供的读取/写入命令。读取/写入数据的类型信息和优先级信息被包括在读取/写入命令中。由于以上对读取/写入数据的类型信息和优先级信息进行了详细描述，因此这里将省略其进一步的描述。在步骤1330处，对从主机提供的读取/写入数据执行读取/写入操作。即，从存储器件150读取读取数据并将读取数据提供至主机，以及将写入数据写入并储存在存储器件150中。然后，在步骤1340处，对应于读取/写入操作来更新读取/写入数据的映射数据。由于以上参照图12针对用于从主机提供的读取/写入数据的读取/写入操作以及用于映射数据的更新操作(即，实施例中的数据处理操作)进行了详细描述，因此这里将省 略其进一步的描述。根据实施例的存储系统及其操作方法可以使其复杂度和性能劣化最小化，从而快速并且有效地处理至存储器件的数据以及来自存储器件的数据。虽然已出于说明的目的描述了各种实施例，但是对于本领域技术人员来说将明显的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可以做出各种改变和变型。当前第1页1 2 3 当前第1页1 2 3