具有多列的半导体装置的制作方法

本申请要求于2015年12月2日向韩国知识产权局提交的韩国申请号10-2015-0170502的优先权，其全部内容通过引用合并于此。

技术领域

各个实施例总体上涉及一种半导体电路，且更具体地，涉及一种具有多列的半导体装置。

背景技术：

可以通过形成垂直晶体管结构来制造具有三维(3D)结构的半导体装置。可选地，可以通过层叠半导体裸片并使它们垂直互连以最小化建立结构所需的空间来制造具有3D结构的半导体装置。

片上系统(SOC)半导体装置是一个集成电路，其将半导体存储器和用于控制半导体存储器的诸如CPU或GPU的存储器控制器集成在单个芯片中，而在系统封装的情况下，半导体存储器和存储器控制器被组装在单个封装体内。

当多个驱动电路在具有多列的半导体装置(诸如3D结构半导体装置)中同时切换时，可能诱导噪声。例如，可能产生同步开关噪声(SSN)。噪声可能使驱动电路的性能劣化。

技术实现要素：

在本公开的一个实施例中，半导体装置可以包括多个裸片。层叠裸片中的任意一个可以被设定为第一列，而层叠裸片中的另一个可以被设定为第二列。第一列和第二列中的一个或更多个可以被配置为：根据读取命令，将偶数编号字节和奇数编号字节中的任意一个在早于另一个的时间处，通过输入/输出级来输出。

在本公开的一个实施例中，半导体装置可以包括第一裸片和第二裸片。被设定为第一列的第一裸片的输入/输出级可以耦接到被设定为第二列的第二裸片的输入/输出级。第一列和第二列中的一个或更多个可以被配置为：根据读取命令，将偶数编号字节和奇数编号字节通过输入/输出级来顺序地输出，以及将偶数编号字节和奇数编号字节之中与最早次序相对应的偶数编号字节和奇数编号字节中的任意一个在早于另一个的时间处，通过输入/输出级来输出。

在本公开的一个实施例中，半导体装置可以包括单元阵列、DBI电路、第一驱动器、第二驱动器以及预设信号发生电路。单元阵列可以根据读取命令而输出数据。DBI电路可以通过对从单元阵列输出的数据执行DBI操作而产生DBI数据和DBI标记，可以输出DBI数据和DBI标记，以及可以根据DBI重置信号而被重置。第一驱动器可以在第一时间处将DBI数据之中的偶数编号字节驱动到第一输入/输出级。第二驱动器可以根据预设信号，在早于第一时间的时间处，将DBI数据之中的奇数编号字节驱动到第二输入/输出级。预设信号发生电路可以根据DBI重置信号而产生预设信号。

附图说明

结合附图来描述特征、方面和实施例，在附图中：

图1是图示根据本公开的一个实施例的半导体系统10的示例的示图；

图2是图示根据本公开的一个实施例的半导体装置100的示例的示图；

图3是图示根据本发明的一个实施例的驱动器400的示例的示图；

图4是图示根据本公开的一个实施例的半导体装置100的示例性操作的时序图；

图5是图示根据本发明的另一个实施例的半导体装置101的示例的示图；

图6是图示图5的第二驱动器402的示例的示图；

图7是图示图5的第一驱动器401的示例的示图；

图8是图示图5的输出时序控制电路700的示例的示图；以及

图9是图示根据本公开的一个实施例的半导体装置的示例性操作的时序图。

具体实施方式

在下文中，以下将结合附图来描述根据本公开的各个实施例的层叠型半导体装置。

如图1所示，根据本公开的一个实施例的半导体系统10可以具有SOC结构。

根据本公开的一个实施例的半导体系统10可以包括存储模块、存储器控制器(例如，CPU或GPU)、中介层、封装基板以及多个测试输入端子。

多个测试输入端子可以包括直接存取球(DAB)。

中介层可以设置在封装基板之上。

存储模块和存储器控制器可以设置在中介层之上。

存储模块和存储器控制器(例如，CPU或GPU)的物理区域PHY可以通过中介层彼此耦接。例如，存储模块和存储器控制器(例如，CPU或GPU)的物理区域PHY可以通过形成在中介层中的特定导电材料而彼此耦接。

存储模块可以包括在其中层叠在彼此顶部上的多个裸片。

多个裸片可以包括形成在最低水平处的基底裸片以及层叠在基底裸片之上的多个核心裸片。

基底裸片和多个核心裸片可以通过通孔电极(例如，硅通孔(TSV))而电耦接，并且可以传输数据、命令和地址信号。

图1仅图示了一个存储模块。然而，在实际的电路配置中，多个存储模块可以通过中介层耦接到存储器控制器(例如，CPU或GPU)。

封装基板可以包括形成在其外表面上的多个DAB。

多个DAB可以通过封装基板和中介层而电耦接到存储模块。

通过DAB，主机系统(未图示)可以从半导体系统10的外部直接访问存储模块，以执行测试等。

如图2所示，根据本公开的一个实施例的半导体装置100可以对应于图1的存储模块。图2图示了包括在图1的存储模块中的裸片之中的两个核心裸片。

两个核心裸片中的每一个可以具有列结构。仅为了方便的目的，核心裸片将被称为第一列RANK0和第二列RANK1。

第一列RANK0的输入/输出级500可以耦接到第二列RANK1的输入/输出级500-1。

第一列RANK0和第二列RANK1可以按相同的方式配置。

第一列RANK0可以包括单元阵列200、数据总线反相(DBI)电路300、驱动器400和输入/输出级500。

单元阵列200可以根据从设置在存储模块外部的组件(例如，图1的存储器控制器)或设置在封装体外部的组件(例如，主机系统)提供的地址和命令来输出数据GIO_R<0:31>和GIO_F<0:31>。

DBI电路300可以对从单元阵列200输出的数据GIO_R<0:31>和GIO_F<0:31>执行DBI操作，以及产生DBI数据DATA_R<0:31>和DATA_F<0:31>以及DBI标记RDBI_R<0:3>和RDBI_F<0:3>。

在此，DBI操作可以包括将当前组数据中的位反相的技术，如果通过这样做使得转换数量变得小于先前组数据的转换数量，则将当前组数据中的位反相。

可以通过对从单元阵列200输出的数据GIO_R<0:31>和GIO_F<0:31>执行DBI操作来获得DBI数据DATA_R<0:31>和DATA_F<0:31>。

DBI标记RDBI_R<0:3>和RDBI_F<0:3>可以限定DBI数据DATA_R<0:31>和DATA_F<0:31>是否是通过使从单元阵列200输出的数据GIO_R<0:31>和GIO_F<0:31>反相而获得的数据。

驱动器400可以根据第一同步时钟信号RCLK、第二同步时钟信号FCLK以及输出使能信号OE而将DBI数据DATA_R<0:31>和DATA_F<0:31>和DBI标记RDBI_R<0:3>和RDBI_F<0:3>驱动到输入/输出级500。

输出使能信号OE可以被提供为根据命令和预设延迟来限定数据输出周期。

输入/输出级500可以包括数据输入/输出焊盘DQ<0:31>和DBI焊盘DBI<0:3>。

第二列RANK1可以包括单元阵列200-1、DBI电路300-1、驱动器400-1和输入/输出级500-1。因为第二列RANK1可以按与第一列RANK0相同的方式来配置，所以将省略或简化任何重复的详细描述，以避免复杂化。

如图3所示，驱动器400可以包括多个驱动电路。

每个驱动电路可以分别根据第一同步时钟信号RCLK和第二同步时钟信号FCLK来临时储存DBI数据DATA_R<0:31>的一个位和DBI数据DATA_F<0:31>的一个位，以及可以根据输出使能信号OE而将锁存信号驱动到输入/输出级500的数据输入/输出焊盘DQ<0:31>中的一个。

在一个实施例中，驱动电路可以包括第一逻辑门410、第二逻辑门420、锁存器430以及发射器440。

第一逻辑门410可以根据第一同步时钟信号RCLK而使DBI数据DATA_R<0:31>的多个位中的一个位反相。

第二逻辑门420可以根据第二同步时钟信号FCLK而使DBI数据DATA_F<0:31>的多个位中的一个位反相。

锁存器430可以储存第一逻辑门410和第二逻辑门420的输出信号。

在输出使能信号OE的激活时段期间，发射器440可以将储存在锁存器430中的信号驱动到输入/输出级500的数据输入/输出焊盘DQ<0:31>中的一个。

虽然在图3中未示出，但驱动器400还可以包括用于将DBI标记RDBI_R<0:3>和RDBI_F<0:3>驱动到输入/输出级500的DBI焊盘DBI<0:3>的驱动电路。

图2的半导体装置100的数据输出操作的一个示例可以描述如下。

图4图示了其中读取延迟(RL)被设定为2tCK，且脉冲串长度(BL)被设定为4的一个示例。

当在时间T0处，基于时钟信号CLK的上升沿而输入用于第一列RANK0的读取命令RD时，可以基于时间T1、根据第一同步时钟信号RCLK和第二同步时钟信号FCLK而输出内部数据D0至D3。

第一同步时钟信号RCLK和第二同步时钟信号FCLK可以分别与时钟信号CLK的上升沿和下降沿同步。

基于时间T2，其对应于当输入第一列RANK0的读取命令RD之后预设读取延迟RL的延迟时间已经过去的时间，可以根据输出使能信号OE而通过输入/输出焊盘DQ<0:31>来输出数据。

当假设预定义的列到列间隙是2tCK时，可以在时间T4处输入用于第二列RANK1的读取命令RD，以及可以基于时间T5、根据第一同步时钟信号RCLK和第二同步时钟信号FCLK来输出内部数据D4至D7。

基于时间T6，其对应于当输入第二列RANK1的读取命令RD之后预设读取延迟RL的延迟时间已经过去的时间，可以根据输出使能信号OE通过输入/输出焊盘DQ<0:31>来输出数据。

在此，数据输入/输出焊盘DQ<0:31>可以以字节为基础被分成偶数编号字节焊盘和奇数编号字节焊盘。

例如，在数据输入/输出焊盘DQ<0:31>之中，数据输入/输出焊盘DQ<0:7>和DQ<16:23>可以被设定为偶数编号字节焊盘，而数据输入/输出焊盘DQ<8:15>和DQ<24:31>可以被设定为奇数编号字节焊盘。

因此，在第一列RANK0和第二列RANK1的数据输入/输出焊盘DQ<0:31>之中通过偶数编号字节焊盘DQ<0:7、16:23>输出的数据可以被称为偶数编号字节，而通过奇数编号字节焊盘DQ<8:15、24:31>输出的数据可以被称为奇数编号字节。

例如，基于时间T2的第一同步时钟信号RCLK而通过偶数编号字节焊盘DQ<0:7、16:23>输出的数据E0可以对应于偶数编号字节。然后，基于时间T2的第二同步时钟信号FCLK而通过偶数编号字节焊盘DQ<0:7、16:23>输出的数据E1可以对应于下一个偶数编号字节。

此外，基于时间T2的第一同步时钟信号RCLK而通过奇数编号字节焊盘DQ<8:15、24:31>输出的数据O0可以对应于奇数编号字节，而基于时间T2的第二同步时钟信号FCLK而通过奇数编号字节焊盘DQ<8:15、24:31>输出的数据O1可以对应于下一个奇数编号字节。

可以基于先前数据来对在时间T6处输出的第二列RANK1的数据E4和O4执行DBI操作。因为先前数据E3和O3是从不同的裸片(即第一列RANK0)输出的，所以可能难以执行对比操作。

因此，在通过偶数编号字节焊盘DQ<0:7、16:23>的偶数编号字节输出操作和通过奇数编号字节焊盘DQ<8:15、24:31>的奇数编号字节输出操作中的任意一个或两个期间，数据可以同时转换。

如图5所示，根据本公开的一个实施例的半导体装置101可以对应于图1的存储模块。图5图示了包括在图1的存储模块中的多个裸片之中的两个核心裸片。

两个核心裸片中的每一个可以具有列结构。仅为了方便的目的，核心裸片将被称为第一列RANK0和第二列RANK1。

第一列RANK0和第二列RANK1可以按相同的方式配置。

第一列RANK0可以包括单元阵列200、DBI电路301、第一驱动器401、第二驱动器402、第一输入/输出级501、第二输入/输出级502、预设信号发生电路600、以及输出时序控制电路700。

第一列RANK0的第一输入/输出级501和第二输入/输出级502可以耦接到第二列RANK1的第一输入/输出级501-1和第二输入/输出级502-1。

第一输入/输出级501可以包括数据输入/输出焊盘DQ<0:31>之中与偶数编号字节相对应的数据输入/输出焊盘DQ<0:7、16:23>以及DBI焊盘DBI<0:3>之中的偶数编号DBI焊盘DBI<0、2>。

第二输入/输出级502可以包括数据输入/输出焊盘DQ<0:31>之中与奇数编号字节相对应的数据输入/输出焊盘DQ<8:15、24:31>以及DBI焊盘DBI<0:3>之中的奇数编号DBI焊盘DBI<1、3>。

单元阵列200可以根据从设置在存储模块外部的组件(例如，图1的存储器控制器)或设置在封装体外部的组件(例如，主机系统)提供的地址和命令来输出数据GIO_R<0:31>和GIO_F<0:31>。

DBI电路301可以对从单元阵列200输出的数据GIO_R<0:31>和GIO_F<0:31>执行DBI操作，以及产生DBI数据DATA_R<0:31>和DATA_F<0:31>以及DBI标记RDBI_R<0:3>和RDBI_F<0:3>。

DBI电路301可以仅在读取操作时段期间执行DBI操作，以及可以在其他时段根据DBI重置信号RDBI_AC_RSTB而停止DBI操作。

第一驱动器401可以根据第一同步时钟信号RCLK、第二同步时钟信号FCLK以及偶数编号输出使能信号OE_Even来将DBI数据DATA_R<0:31>和DATA_F<0:31>之中对应于偶数编号字节的DBI数据DATA_F<0:7、16:23>和DATA_F<0:7、16:23>以及DBI标记RDBI_R<0:3>和RDBI_F<0:3>之中的偶数编号DBI标记RDBI_R<0、2>和RDBI_F<0、2>驱动到第一输入/输出级501。

第二驱动器402可以根据第一同步时钟信号RCLK、第二同步时钟信号FCLK、奇数编号输出使能信号OE_Even以及预设信号PRESET来将DBI数据DATA_R<0:31>和DATA_F<0:31>之中对应于奇数编号字节的DBI数据DATA_R<8:15、24:31>和DATA_F<8:15、24:31>以及DBI标记RDBI_R<0:3>和RDBI_F<0:3>之中的奇数编号DBI标记RDBI_R<1、3>和RDBI_F<1、3>驱动到第二输入/输出级502。

预设信号发生电路600可以根据偶数编号输出使能信号OE_Even、奇数编号输出使能信号OE_Odd以及DBI重置信号RDBI_AC_RSTB而产生预设信号PRESET。

预设信号发生电路600可以包括第一逻辑门601和第二逻辑门602。

第一逻辑门601可以使偶数编号输出使能信号OE_Even反相。

第二逻辑门602可以对第一逻辑门601的输出信号、奇数编号输出使能信号OE_Odd以及DBI重置信号RDBI_AC_RSTB执行AND运算，以及将运算结果输出为预设信号PRESET。

输出时序控制电路700可以使用预输出使能信号OE_BL4_RLN10来产生偶数编号输出使能信号OE_Even和奇数编号输出使能信号OE_Odd。

预输出使能信号OE_BL4_RLN10可以对应于产生图2的输出使能信号OE的电路(下文称为“OE电路”)的内部切换信号中的一个。

OE电路可以布置在半导体装置101的外围电路中，通过基于时钟信号CLK来顺序地切换源信号(例如，命令信号)而产生内部切换信号，以及将内部切换信号之中对应于预设延迟的信号输出为图2的输出使能信号OE。

因此，在一个实施例中，OE电路的内部切换信号中的一个可以用作预输出使能信号OE_BL4_RLN10。

第二列RANK1可以包括单元阵列200-1、DBI电路301-1、第一驱动器401-1、第二驱动器402-2、第一输入/输出级501-1、第二输入/输出级502-1、预设信号发生电路600-1、以及输出时序控制电路700-1。因为第二列RANK1可以按与第一列RANK0相同的方式配置，所以将省略或简化任何重复的详细描述，以避免复杂化。

在从其输入/输出级彼此耦接的两个不同裸片顺序地输出数据的列结构中，根据本公开的一个实施例的半导体装置101可以将第一列RANK0和/或第二列RANK1的每一个中的偶数编号字节和奇数编号字节中的任意一个在另一个之前驱动到输入/输出级，以防止SSN。虽然图5仅图示了在第一偶数编号字节之前驱动第一奇数编号字节的电路配置的示例，但是在第一奇数编号字节之前驱动第一偶数编号字节的电路配置也可以包括在本发明的范围内。

如图6所示，第二驱动器402可以包括多个驱动电路。

驱动电路中的每一个可以包括第一至第三逻辑门412、422和452、锁存器432以及发射器442。

第一逻辑门412可以根据第一同步时钟信号RCLK而使DBI数据DATA_R<8:15、24:31>的一个位反相。

第二逻辑门422可以根据第二同步时钟信号FCLK而使DBI数据DATA_F<8:15、24:31>的一个位反相。

第三逻辑门452可以根据预设信号PRESET而使DBI数据DATA_R<8:15、24:31>的一个位反相。

锁存器432可以储存第一至第三逻辑门412、422和452的输出信号。

在奇数编号输出使能信号OE_Odd的激活时段期间，发射器442可以将储存在锁存器432中的信号驱动到第二输入/输出级502的数据输入/输出焊盘DQ<8:15、24:31>中的一个。

虽然在图6中未图示，但第二驱动器402还可以包括驱动电路，其用于将奇数编号DBI标记RDBI_R<1、3>和RDBI_F<1、3>驱动到第二输入/输出级502的DBI焊盘DBI<1、3>。

如图7所示，第一驱动器401可以包括多个驱动电路。

驱动电路中的每一个可以包括第一至第三逻辑门411、421和451、锁存器431以及发射器441。

第一逻辑门411可以根据第一同步时钟信号RCLK而接收DBI数据DATA_R<0:7、16:23>的一个位并使接收到的位反相。

第二逻辑门421可以根据第二同步时钟信号FCLK而接收DBI数据DATA_F<0:7、16:23>的一个位并使接收到的位反相。

第三逻辑门451是用于使第二驱动器402的时序裕度与第三逻辑门451匹配的虚拟电路。

锁存器431可以储存第一至第三逻辑门411、421和451的输出信号。

在偶数编号输出使能信号OE_Even的激活时段期间，发射器441可以将储存在锁存器431中的信号驱动到第一输入/输出级501的数据输入/输出焊盘DQ<0:7、16:23>中的一个。

虽然在图7中未图示，但驱动器400还可以包括驱动电路，其用于将偶数编号DBI标记RDBI_R<0、2>和RDBI_F<0、2>驱动到第一输入/输出级501的DBI焊盘DBI<0、2>。

如图8所示，输出时序控制电路700可以包括第一触发器710和第二触发器720以及第一逻辑门730和第二逻辑门740。

第一触发器710可以基于读取命令RD，根据时钟信号CLK而在比读取延迟RL早一个时钟(1tCK)的时间RL-1处，临时储存预输出使能信号OE_BL4_RLN10，以及在比读取延迟RL早半个时钟(0.5tCK)的时间处，产生第一内部信号OE_BL4_RLN5。

第二触发器720可以根据时钟信号CLK临时储存第一内部信号OE_BL4_RLN5，以及产生与读取延迟RL一致的第二内部信号OE_BL4_RL。

第一逻辑门730可以缓冲第二内部信号OE_BL4_RL，以及输出缓冲的信号作为偶数编号输出使能信号OE_Even。

第二逻辑门740可以对第一内部信号OE_BL4_RLN5和第二内部信号OE_BL4_RL执行OR运算，以及输出运算结果作为奇数编号输出使能信号OE_Odd。

图5的半导体装置101的数据输出操作可以描述如下。

图9图示了读取延迟RL被设定为2tCK，且脉冲串长度BL被设定为4的一个示例。

当在时间T0处、基于时钟信号CLK的上升沿输入用于第一列RANK0的读取命令RD时，可以基于时间T1、根据第一同步时钟信号RCLK和第二同步时钟信号FCLK而输出内部数据D0至D3。

在比输入用于第一列RANK0的读取命令RD之后的预设读取延迟RL早半个时钟的时间处，根据预设信号PRESET和奇数编号输出使能信号OE_Odd，与最早次序相对应的奇数编号字节O0可以在输出偶数编号字节E0之前通过数据输入/输出焊盘DQ<8:15、24:31>来输出。

在DBI重置信号RDBI_AC_RSTB处于非激活电平(例如，高电平)、偶数编号输出使能信号OE_Even处于非激活电平(例如，低电平)以及奇数编号输出使能信号OE_Odd处于激活电平(例如，高电平)的时段期间，预设信号PRESET可以被激活到高电平。

根据第一同步时钟信号RCLK、第二同步时钟信号FCLK和奇数编号输出使能信号OE_Odd，与下一次序相对应的奇数编号字节O1至O3可以以正常时序通过数据输入/输出焊盘DQ<8:15、24:31>来输出。

在时间T2处，其对应于输入用于第一列RANK0的读取命令RD之后预设读取延迟RL的延迟时间已经过去的时间，根据偶数编号输出使能信号OE_Even、第一同步时钟信号RCLK和第二同步时钟信号FCLK，偶数编号字节E0至E3可以通过数据输入/输出焊盘DQ<0:7、16:23>来顺序地输出。

当假设预定义列到列间隙是2tCK时，可以在时间T4输入用于第二列RANK1的读取命令RD，以及可以基于时间T5、根据第一同步时钟信号RCLK和第二同步时钟信号FCLK来输出内部数据D4至D7。

类似于第一列RANK0，在比输入用于第二列RANK1的读取命令RD之后的预设读取延迟RL早半个时钟的时间处，根据预设信号PRESET和奇数编号输出使能信号OE_Odd，与最早次序相对应的奇数编号字节O4可以在输出偶数编号字节E4之前通过数据输入/输出焊盘DQ<8:15、24:31>来输出。

根据第一同步时钟信号RCLK、第二同步时钟信号FCLK和奇数编号输出使能信号OE_Odd，与下一次序相对应的奇数编号字节O5至O7可以以正常时序通过数据输入/输出焊盘DQ<8:15、24:31>来输出。

在时间T6处，其对应于输入用于第二列RANK1的读取命令RD输入之后的预设读取延迟RL，根据偶数编号输出使能信号OE_Even、第一同步时钟信号RCLK和第二同步时钟信号FCLK，偶数编号字节E4至E7可以通过数据输入/输出焊盘DQ<0:7、16:23>来顺序地输出。

当输入预充电命令PCG时，DBI重置信号RDBI_AC_RSTB可以被去激活。

虽然以上已经描述了特定实施例，但本领域的技术人员应该理解的是，所述的实施例仅作为例子。因此，本文所述的半导体装置不应当基于所述实施例而受到限制。更确切地说，应当仅根据所附权利要求结合以上说明书及附图来限制本文所述的半导体装置。