1.一种数据传输方法，用于存储器存储装置与主机系统之间的数据传输操作，其特征在于，所述主机系统记录多个提交阵列，所述数据传输方法包括：
从所述主机系统获得第一提交阵列中的至少一第一指令，并判断所述至少一第一指令的第一数据量是否符合第一预定条件；
当所述第一数据量符合所述第一预定条件时，从所述主机系统获得第二提交阵列的至少一第二指令；以及
对所述存储器存储装置中的可复写式非易失性存储器模块依序地执行对应所述至少一第一指令与所述至少一第二指令的数据存取操作。
2.根据权利要求1所述的数据传输方法，其特征在于，判断所述至少一第一指令的所述第一数据量是否符合所述第一预定条件的步骤包括：
依序地读取多笔具有第一数量的第一指令，并累加每一笔具有所述第一数量的第一指令的数据量以获得所述第一数据量；以及
当所述第一数据量大于或等于第一预定数据量时，判定所述第一数据量符合所述第一预定条件，并停止从所述主机系统读取所述第一提交阵列中的指令。
3.根据权利要求2所述的数据传输方法，其特征在于，所述第二提交阵列的所述至少一第二指令符合第二预定条件，且所述第二预定条件为所述至少一第二指令的第二数据量大于或等于第二预定数据量，其中所述第二预定数据量不同于所述第一预定数据量。
4.根据权利要求1所述的数据传输方法，其特征在于，判断所述至少一第一指令的所述第一数据量是否符合所述第一预定条件的步骤还包括：
依序地读取多笔具有第一数量的第一指令，并累加每一笔具有所述第一数量的第一指令的数据量以获得所述第一数据量；以及
当所述第一数据量非大于第一预定数据量时，判定所述第一数据量符合所述第一预定条件，并停止从所述主机系统读取所述第一提交阵列中的指令，其中所述第一数据量与所述第一预定数据量之间的差值小于第一数据量门槛值。
5.根据权利要求4所述的数据传输方法，其特征在于，所述第二提交阵列的所述至少一第二指令符合一第二预定条件，且所述第二预定条件为所述至少一第二指令的第二数据量非大于一第二预定数据量，其中所述第二数据量与所述第二预定数据量之间的差值小于第二数据量门槛值，其中所述第二预定数据量不同于所述第一预定数据量，且所述第二数据量门槛值不同于所述第一数据量门槛值。
6.根据权利要求1所述的数据传输方法，其特征在于，当所述第一数据量符合所述第一预定条件时，从所述主机系统获得所述第二提交阵列中的所述至少一第二指令的步骤还包括：
将符合所述第一预定条件的所述至少一第一指令放入指令阵列中；以及
将所述至少一第二指令放入所述指令阵列中的所述至少一第一指令之后。
7.根据权利要求1所述的数据传输方法，其特征在于，所述至少一第一指令包括写入指令或读取指令，以及所述至少一第二指令包括写入指令或读取指令。
8.根据权利要求1所述的数据传输方法，其特征在于，从所述主机系统获得所述第一提交阵列中的所述至少一第一指令的步骤是反应于来自所述主机系统的指令通知，
其中所述指令通知指示所述多个提交阵列中至少一提交阵列存储有至少一指令。
9.根据权利要求1所述的数据传输方法，其特征在于，所述存储器存储装置相容于快速非挥发性存储器接口标准。
10.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以耦接至主机系统，其中所述主机系统记录多个提交阵列；
可复写式非易失性存储器模块；以及
存储器控制电路单元，耦接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以从所述主机系统获得第一提交阵列中的至少一第一指令，并判断所述至少一第一指令的第一数据量是否符合第一预定条件，
其中所述存储器控制电路单元还用以当所述第一数据量符合所述第一预定条件时，从所述主机系统获得第二提交阵列中的至少一第二指令，
其中所述存储器控制电路单元还用以发送第一存取指令阵列以指示对所述可复写式非易失性存储器模块依序地执行对应所述至少一第一指令与所述至少一第二指令的数据存取操作。
11.根据权利要求10所述的存储器存储装置，其特征在于，在判断所述至少一第一指令的所述第一数据量是否符合所述第一预定条件的操作中，所述存储器控制电路单元还用以依序地读取多笔具有第一数量的第一指令，并累加每一笔具有所述第一数量的第一指令的数据量以获得所述第一数据量，
其中所述存储器控制电路单元还用以当所述第一数据量大于或等于第一预定数据量时，判定所述第一数据量符合所述第一预定条件，并停止从所述主机系统读取所述第一提交阵列中的指令。
12.根据权利要求11所述的存储器存储装置，其特征在于，所述第二提交阵列的所述至少一第二指令符合第二预定条件，且所述第二预定条件为所述至少一第二指令的第二数据量大于或等于第二预定数据量，其中所述第二预定数据量不同于所述第一预定数据量。
13.根据权利要求10所述的存储器存储装置，其特征在于，在判断所述至少一第一指令的所述第一数据量是否符合所述第一预定条件的操作中，所述存储器控制电路单元还用以依序地读取多笔具有第一数量的第一指令，并累加每一笔具有所述第一数量的第一指令的数据量以获得所述第一数据量，
其中所述存储器控制电路单元还用以当所述第一数据量非大于第一预定数据量时，判定所述第一数据量符合所述第一预定条件，并停止从所述主机系统读取所述第一提交阵列中的指令，其中所述第一数据量与所述第一预定数据量之间的差值小于第一数据量门槛值。
14.根据权利要求13所述的存储器存储装置，其特征在于，所述第二提交阵列的所述至少一第二指令符合第二预定条件，且所述第二预定条件为所述至少一第二指令的第二数据量非大于第二预定数据量，其中所述第二数据量与所述第二预定数据量之间的差值小于第二数据量门槛值，其中所述第二预定数据量不同于所述第一预定数据量，且所述第二数据量门槛值不同于所述第一数据量门槛值。
15.根据权利要求10所述的存储器存储装置，其特征在于，当所述第一数据量符合所述第一预定条件时，从所述主机系统获得所述第二提交阵列中的所述至少一第二指令的操作中，所述存储器控制电路单元还用以将符合所述第一预定条件的所述至少一第一指令放入指令阵列中，以及将所述至少一第二指令放入所述指令阵列中的所述至少一第一指令之后。
16.根据权利要求10所述的存储器存储装置，其特征在于，所述至少一第一指令包括写入指令或读取指令，以及所述至少一第二指令包括写入指令或读取指令。
17.根据权利要求10所述的存储器存储装置，其特征在于，从所述主机系统获得所述第一提交阵列中的所述至少一第一指令的操作是反应于来自所述主机系统的指令通知，
其中所述指令通知指示所述多个提交阵列中至少一提交阵列存储有至少一指令。
18.根据权利要求10所述的存储器存储装置，其特征在于，所述存储器存储装置相容于快速非挥发性存储器接口标准。
19.一种存储器控制电路单元，用于控制一可复写式非易失性存储器模块，其特征在于，所述存储器控制电路单元包括：
主机接口，用以耦接至主机系统，其中所述主机系统记录多个提交阵列；
存储器接口，用以耦接至所述可复写式非易失性存储器模块；以及
存储器管理电路，耦接至所述主机接口与所述存储器接口，其中所述存储器管理电路包括多个监视电路，且各个监视电路分别对应至所述多个提交阵列中的至少一提交阵列，
其中所述存储器管理电路用以从所述主机系统获得第一提交阵列中的至少一第一指令，并判断所述至少一第一指令的第一数据量是否符合第一预定条件，
其中所述存储器管理电路用以当所述第一数据量符合所述第一预定条件时，从所述主机系统获得第二提交阵列中的至少一第二指令，
其中所述存储器管理电路还用以发送第一存取指令阵列以指示对所述可复写式非易失性存储器模块依序地执行对应所述至少一第一指令与所述至少一第二指令的数据存取操作。
20.根据权利要求19所述的存储器控制电路单元，其特征在于，所述多个监视电路中的一第一监视电路用以记录第一预定数据量，且在判断所述至少一第一指令的所述第一数据量是否符合所述第一预定条件的操作中，所述存储器管理电路还用以依序地读取多笔具有第一数量的第一指令，并累加每一笔具有所述第一数量的第一指令的数据量以获得所述第一数据量，
其中所述存储器管理电路还用以当所述第一数据量大于或等于所述第一预定数据量时，判定所述第一数据量符合所述第一预定数据量，并停止从所述主机系统读取所述第一提交阵列中的指令。
21.根据权利要求20所述的存储器控制电路单元，其特征在于，所述多个监视电路中的第二监视电路用以记录第二预定数据量，且所述第二提交阵列的所述至少一第二指令符合所述第二预定条件，其中所述第二预定条件为所述至少一第二指令的第二数据量大于或等于所述第二预定数据量，且所述第二预定数据量不同于所述第一预定数据量。
22.根据权利要求19所述的存储器控制电路单元，其特征在于，所述多个监视电路中的第一监视电路用以记录第一预定数据量，且在判断所述至少一第一指令的所述第一数据量是否符合所述第一预定条件的操作中，所述存储器管理电路还用以依序地读取多笔具有第一数量的第一指令，并累加每一笔具有所述第一数量的第一指令的数据量以获得所述第一数据量，
其中所述存储器管理电路还用以当所述第一数据量非大于所述第一预定数据量时，判定所述第一数据量符合所述第一预定条件，并停止从所述主机系统读取所述第一提交阵列中的指令，其中所述第一数据量与所述第一预定数据量之间的差值小于第一数据量门槛值。
23.根据权利要求22所述的存储器控制电路单元，其特征在于，所述多个监视电路中的一第二监视电路用以记录第二预定数据量，且所述第二提交阵列的所述至少一第二指令符合所述第二预定条件，其中所述第二预定条件为所述至少一第二指令的第二数据量非大于所述第二预定数据量，且所述第二数据量与所述第二预定数据量之间的差值小于第二数据量门槛值，其中所述第二预定数据量不同于所述第一预定数据量，且所述第二数据量门槛值不同于所述第一数据量门槛值。
24.根据权利要求19所述的存储器控制电路单元，其特征在于，当所述第一数据量符合所述第一预定条件时，从所述主机系统获得所述第二提交阵列中的所述至少一第二指令的操作中，所述存储器管理电路还用以将符合所述第一预定条件的所述至少一第一指令放入指令阵列中，以及将所述至少一第二指令放入所述指令阵列中的所述至少一第一指令之后。
25.根据权利要求19所述的存储器控制电路单元，其特征在于，所述至少一第一指令包括写入指令或读取指令，以及所述至少一第二指令包括写入指令或读取指令。
26.根据权利要求19所述的存储器控制电路单元，其特征在于，从所述主机系统获得所述第一提交阵列中的所述至少一第一指令的操作是反应于来自所述主机系统的指令通知，
其中所述指令通知指示所述多个提交阵列中至少一提交阵列存储有至少一指令。
27.根据权利要求19所述的存储器控制电路单元，其特征在于，所述存储器控制电路单元相容于快速非挥发性存储器接口标准。