存储器控制器和包括存储器控制器的存储装置的制作方法

本申请要求于2016年3月23日提交到韩国知识产权局的第10-2016-0034850号韩国专利申请的权益，该韩国专利申请的公开通过引用被全部包含于此。

本公开的一个或更多个实施例涉及一种存储器控制器和包括该存储器控制器的存储装置，更具体地，涉及能够根据从主机接收到的数据或指令来有效率地管理其功耗和性能的存储器控制器，以及包括该存储器控制器的存储装置。

背景技术：

通常，包括非易失性存储器(例如，固态驱动器(ssd))的存储装置使用以高速(例如，g比特/s)操作的高速串行接口，诸如串行高级技术附件(sata)接口、外设组件互连快速(pcie)接口或通用闪存(ufs)接口。在处于操作或空闲状态时管理这样的装置的功耗是重要的。

在装置性能和功耗之间存在权衡。因此，应该降低装置性能以降低功耗。因此，需要根据主机的接口性能通过控制存储装置的性能来降低功耗。

技术实现要素：

根据本公开的一方面，存储器控制器包括被配置为基于从主机接收的数据或指令输出多条控制信息中的至少一条控制信息的主机接口。低功率模式进入控制器被配置为基于多条控制信息中的至少一条控制信息选择并输出多个控制信号中的至少一个控制信号。低功率模式进入控制器输出多个控制信号以运行其中降低了功耗的低功率模式。多条控制信息包括：操作信息，表示读操作或写操作；模式信息，表示随机操作或顺序操作；速度信息，表示主机每单位时间的吞吐量。

根据本公开的另一方面，存储装置包括电力管理集成电路(pmic)、存储器控制器、缓冲器和非易失性存储器。存储器控制器包括：主机接口，被配置为基于从主机接收的数据或指令输出多条控制信息中的至少一条控制信息；低功率模式进入控制器，被配置为基于所述多条控制信息中的至少一条控制信息来选择并输出多个控制信号中的至少一个控制信号；以及中央处理单元(cpu)，被配置为控制或操作低功率模式进入控制器。多条控制信息包括：操作信息，表示读操作或写操作；模式信息，表示随机操作或顺序操作；速度信息，表示主机每单位时间的吞吐量。主机接口包括：操作检测器，被配置为基于从主机接收的指令或数据产生操作信息；模式检测器，被配置为基于从主机接收的指令或数据产生模式信息；速度测量器，被配置为基于从主机接收的数据产生速度信息。速度测量器通过对单位时间内接收的数据的块进行计数来测量主机每单位时间的吞吐量，并且产生速度信息。

根据本公开的另一方面，存储装置包括非易失性存储器、存储器缓冲器和存储器控制器。存储器控制器根据从外部主机接收的数据或指令将信息编程到非易失性存储器中，从非易失性存储器读取编程的信息，并且控制由存储装置消耗的功率。通过以下方式来改变由存储装置消耗的功率：(1)控制提供到非易失性存储器、缓冲器或存储器控制器的操作电压，(2)控制提供到非易失性存储器、缓冲器或存储器控制器的时钟信号的频率，(3)控制是否激活用于临时存储在非易失性存储器和主机之间通信的缓冲器数据的存储器缓冲器，或者(4)控制非易失性存储器内的多个数据存储区域中的哪个或哪几个数据存储区域为了操作使用而被激活。

附图说明

通过下面结合附图的详细的描述将更加清楚地理解本公开的示例实施例，在附图中：

图1是根据本公开的实施例的数据处理系统的框图；

图2是根据本公开的一些实施例的存储装置的透视图；

图3是根据本公开的一些实施例的非易失性存储器的详细的框图；

图4是根据本公开的一些实施例的主机接口的详细的框图；

图5是根据本公开的一些实施例的操作存储装置的方法的流程图；

图6是包括在图5的方法中的确定是否将要进入低功率模式的步骤的详细的流程图；

图7是根据本公开的一些实施例的数据处理系统的框图；

图8是根据本公开的一些实施例的数据处理系统的框图；

图9是根据本公开的一些实施例的数据处理系统的框图；

图10是根据本公开的一些实施例的数据处理系统的框图。

具体实施方式

图1是根据本公开的实施例的数据处理系统1的框图。参照图1，数据处理系统1可以包括主机10、存储装置20和接口30。例如，数据处理系统1可以被理解为存储器系统。

在一些实施例中，数据处理系统1可以实现为个人计算机(pc)、工作站、数据中心、因特网数据中心(idc)、存储区域网络(san)、网络附加存储(nas)装置或移动计算装置，但不限于此。

移动计算装置可以是膝上型计算机、移动电话、智能电话、平板pc、个人数字助理(pda)、企业数字助理(eda)、数字静态照相机、数字视频照相机、便携式多媒体播放器(pmp)、个人/便携式导航装置(pnd)、手持式游戏控制台、移动互联网装置(mid)、可穿戴计算机、物联网(iot)装置、万物互联(ioe)装置、无人机或电子书。

主机10可以控制存储装置20的数据处理操作(例如，写操作或读操作等)。主机10可以被理解为主机控制器。

主机10可以向存储装置20发送将数据写入到存储装置20的写入请求或者从存储装置20读取数据的读取请求。写入请求可以包括写入地址。读取请求可以包括读取地址。术语“请求”可以被理解为指令。

主机10可以经由接口30向存储装置20发送数据或者从存储装置20接收数据。

接口30可以实现为，但不限于，串行高级技术附件(sata)接口、sata快速(satae)接口、串行连接的小型计算机系统接口(scsi)(sas)、外设组件互连快速(pcie)接口、非易失性存储器快速(nvme)接口、高级主机控制器接口(ahci)、通用闪存(ufs)接口或多媒体卡(mmc)接口。

在一个实施例中，主机10可以实现为，但不限于，集成电路(ic)、主板、片上系统(soc)、应用处理器(ap)、移动ap、网络服务器、数据服务器或数据库服务器。

在一些实施例中，接口30可以传输电信号或光信号。

存储装置20可以经由接口30与主机10交换指令和/或数据。

存储装置20可以实现为闪存类存储器装置，但不限于此。例如，存储装置20可以实现为，但不限于，ssd、嵌入式ssd(essd)、通用闪存(ufs)装置、mmc、嵌入式mmc(emmc)或管理型nand存储器。闪存类存储器装置可以是nand型闪存装置或nor型闪存装置。

在一些实施例中，存储装置20可以实现为，但不限于，硬盘驱动器(hdd)、相变随机存取存储器(pram)装置、磁阻ram(mram)装置、自旋转移矩mram(stt-mram)装置、铁电ram(fram)装置或电阻ram(rram)装置。

存储装置20可以包括电力管理集成电路(pmic)100、存储器控制器200、缓冲器300和非易失性存储器400。

pmic100可以在存储器控制器200的控制下向存储器控制器200、缓冲器300和非易失性存储器400供应电力(或操作电压)。例如，分别供应到存储器控制器200、缓冲器300和非易失性存储器400的操作电压可以相同或不同。

存储器控制器200可以控制非易失性存储器400和pmic100。在一些实施例中，存储器控制器200可以实现为ic、soc、处理器、ap、芯片组或半导体芯片组。

存储器控制器200可以控制在主机10和非易失性存储器400之间交换的指令和/或数据的传输或处理。

存储器控制器200可以包括总线210、主机接口220、中央处理单元(cpu)230、电力管理单元(pmu)240、时钟管理单元(cmu)250、缓冲器管理器260和存储器接口270。

总线210可以是，但不限于，高级微控制器总线架构(amba)、高级高性能总线(ahb)、高级外设总线(apb)、高级可扩展接口(axi)、高级系统总线(asb)、axi一致性扩展(ace)或它们的组合。

主机接口220可以改变将要传输到主机10的数据data的格式，并且经由接口30向主机10传输具有改变后的格式的数据。此外，主机接口220可以从主机10接收数据data或指令cmd。另外，主机接口220可以改变数据data的格式或者指令cmd的格式，并且向cpu230或缓冲器管理器260传输具有改变后的格式的数据data或者指令cmd。

主机接口220可以基于从主机10接收到的数据data或指令cmd输出多条控制信息op、pt和sp中的至少一条控制信息。多条控制信息op、pt和sp可以包括表示读操作或写操作的操作信息op、表示随机操作或顺序操作的模式信息pt以及表示主机10的每单位时间的吞吐量的速度信息sp。例如，主机接口220可以基于数据data或指令cmd产生操作信息op或模式信息pt。此外，主机接口220可以通过对每单位时间接收的数据data的块进行计数来测量主机10的每单位时间的吞吐量，并且产生速度信息sp。主机接口220可以向低功率模式进入控制器(lpmec)235传输多条控制信息op、pt和sp中的至少一条控制信息。如下面将参照图3详细描述的，可以在d-phy层或链路层执行主机接口220的上面的操作，但本公开的实施例不限于此。

主机接口220可以向总线210或缓冲器管理器260输出从主机10接收的数据data或指令cmd。主机接口220可以向主机10传输从缓冲器管理器260输出的数据。主机接口220可以使用适用于接口30的协议。

主机接口220的结构和操作可以实现为适用于接口30的结构和操作。例如，主机接口220可以实现为，但不限于，sata接口、satae接口、sas接口、pcie接口、nvme接口、ahci接口、mmc接口、nand型闪存接口或nor型闪存接口。

cpu230可以控制元件210、220、235、240、250、260和270。例如，cpu230可以操作或控制低功率模式进入控制器235。

低功率模式进入控制器235可以控制存储装置20或存储器控制器200进入低功率模式，并且产生多个控制信号ctr1和ctr2。低功率模式可以被理解为省电模式。低功率模式可以被理解为存储装置20或存储器控制器200低功率模式。

低功率模式可以被理解为如下模式中的至少一种模式：控制将要供应到包括在存储装置20中的元件210、220、230、235、240、250、260和270中的至少一个元件的时钟信号和操作电压中的至少一种以便降低存储装置20的功耗，控制非易失性存储器400的操作，以及控制缓冲器300。

即，低功率模式进入控制器235可以采用动态频率缩放(dfs)算法、动态电压和频率缩放(dvfs)算法、动态电力管理(dpm)策略或它们的组合。dpm策略指有选择地关闭空闲的或未充分使用的系统组件，以减少系统中的功率消耗。

低功率模式进入控制器235可以通过硬件或软件来实现。

当低功率模式进入控制器235通过软件实现时，低功率模式进入控制器235可以如图1中示出的在cpu230的控制下操作。当低功率模式进入控制器235通过硬件实现时，不同于图1中示出的，低功率模式进入控制器235可以作为单个组件包括在存储器控制器200中，并可以单独地操作且不受cpu230的控制。然而，本公开的实施例不限于此。

pmu240可以响应于从cpu230输出的第一控制信号ctr1来产生用于控制pmic100的第三控制信号ctr3。pmic100可以响应于第三控制信号ctr3来控制(增大、维持或减小)将要施加到元件210、220、230、235、240、250、260和270中的至少一个元件的电压。

cmu250可以响应于从cpu230输出的第二控制信号ctr2来控制将要供应到元件210、220、230、235、240、250、260和270中的至少一个元件的时钟信号的频率。例如，cmu250可以执行时钟传动(clockgearing)、增加时钟信号的频率、维持时钟信号的频率恒定或者减小时钟信号的频率。

时钟传动应该被理解为通过去除时钟信号的齿(例如，周期性发生的上升脉冲或下降脉冲)而不是通过使用锁相回路直接改变时钟信号的频率来控制时钟信号的频率的方法。例如，可以通过在时钟信号的每一百个齿中去除五十个齿而大幅地减小时钟信号的频率，来执行时钟传动。

缓冲器管理器260可以在cpu230的控制下向缓冲器300写入数据或从缓冲器300读取数据。由缓冲器管理器260处理的数据可以传输至主机接口220或存储器接口270。缓冲器管理器260可以被称作能够控制对缓冲器300执行写操作和读操作的缓冲器控制器。

缓冲器300可以存储功率表。功率表可以存储信息，该信息使低功率模式进入控制器235能够基于多条控制信息op、pt和sp中的至少一条控制信息来确定是否进入低功率模式或者确定多种低功率模式中的最优低功率模式。

可以已经根据主机10的性能在产品的开发期间存储了功率表，从而可以优化存储装置20的功耗。例如，功率表可以存储关于根据多条控制信息op、pt和sp来确定是否将进入低功率模式、最优低功率模式、进入时间、进入速度等的信息。尽管图1中未示出，但是存储器控制器200还可以包括直接存储器存取(dma)控制器。

dma控制器可以将数据从缓冲器管理器260传输到存储器接口270或者向缓冲器管理器260传输从存储器接口270输出的数据。

存储器接口270可以在cpu230或dma控制器的控制下，控制对非易失性存储器400执行写操作(或编程操作)和读操作。此外，如下面将参照图3详细地描述的，存储器接口270可以设定用于执行写操作(或编程操作)和读操作的信道或路。

在一些实施例中，存储器接口270可以实现为，但不限于，sata接口、satae接口、sas接口、pcie接口、nvme接口、ahci接口、mmc接口、nand型闪存接口或nor型闪存接口。

缓冲器300可以实现为易失性存储器或者诸如nand闪存的非易失性存储器装置，易失性存储器是诸如ram、动态ram(dram)、静态ram(sram)、缓冲器存储器、高速缓存或紧密耦合存储器，但本公开的实施例不限于此。

缓冲器300可以包括，但不限于，存储用于非易失性存储器400的逻辑地址到物理地址的转换的映射表的第一存储区、能够执行高速缓存功能的第二存储区以及存储功率表的第三存储区。例如，由cpu230执行的闪存转换层(ftl)可以使用存储在第一存储区中的映射表来执行逻辑地址到物理地址的转换。

在一个实施例中，当存储器控制器200和缓冲器300是不同的芯片时，存储器控制器200和缓冲器300可以实现为一个封装件，例如，层叠封装件(pop)、多芯片封装件(mcp)或系统级封装件(sip)，但是本公开的实施例不限于此。例如，包括缓冲器300的第一芯片可以经由堆叠球堆叠在包括存储器控制器200的第二芯片上面。

非易失性存储器400可以包括多个集群201。如下面将参照图3详细地描述的，数据data可以在存储器控制器200的控制下存储在多个集群201中。

图2是根据本公开的一些实施例的存储装置20的透视图。

参照图1和图2，存储装置20可以实现为ssd。作为ssd的存储装置20可以包括顶盖21、连接到接口30的接口连接件31、pmic100、存储器控制器200(例如，ssd控制器)、缓冲器300(例如，dram装置)、非易失性存储器400和底盖22。

元件100、200、300和400可以封装到半导体封装件中。非易失性存储器400可以位于印刷电路板(pcb)23的一个表面或相对的表面上。

图3是根据本公开的一些实施例的非易失性存储器400的详细的框图。

参照图1至图3，非易失性存储器400可以包括路控制电路410和多个集群201-11至201-nm。这里，n和m均表示大于或等于3的自然数。

存储器接口270可以经由多条信道ch1至chn与多个集群201-11至201-nm交换数据data。例如，存储器接口270可以经由第一信道ch1与多个集群201-11至201-nm中的与第一信道ch1对应的集群201-11至201-1m交换数据data。

存储器接口270可以根据从cpu230接收的存储器控制信号ctrm仅激活多条信道ch1至chn中的对应的信道。

此外，存储器接口270可以根据从cpu230接收的存储器控制信号ctrm将路控制信号wc输出到路控制电路410。

路控制电路410可以根据从存储器接口270接收的路控制信号wc仅激活多条路way1至waym中对应的路。

在一些实施例中，与图3中示出的不同，路控制电路410可以包括在存储器接口270中或者集群201-11至201-nm中的每个集群中。然而，本公开的实施例不限于此。

多个集群201-11至201-nm中的每个集群可以实现为nand型闪存装置。多个集群201-11至201-nm中的每个集群可以包括存储器单元阵列以及控制存储器单元阵列的操作(例如，写操作和读操作)的控制逻辑电路(未示出)。

存储器单元阵列可以包括二维(2d)存储器单元阵列或三维(3d)存储器单元阵列。3d存储器单元阵列可以包括整体地形成在存储器单元的阵列的一个或更多个物理层内且与这些存储器单元的操作有关的电路，其中，存储器单元具有在硅基底上或上面的阵列区。电路可以形成在硅基底内部、上或上面。

术语“整体的”意指阵列的每个层级的层直接沉积在阵列的每个下面的层级的层上。

3d存储器单元阵列可以包括垂直地取向使得至少一个存储器单元位于另一个存储器单元上方的垂直nand串。所述至少一个存储器单元可以包括电荷陷阱层。

存储器单元阵列可以包括多个存储器单元。多个存储器单元中的每个存储器单元可以实现为能够存储1比特信息的单层单元(slc)或能够存储2比特信息或更多比特信息的多层单元(mlc)。信息可以被理解为逻辑“1”或逻辑“0”。

在本公开中，术语“信道”可以被理解为在存储器控制器200(具体地，存储器接口270)和与所述存储器控制器200对应的一条信道之间的独立的数据路径。数据路径可以包括通过其传输数据和/或控制信号的传输线。

术语“路”可以被理解为共享一条主信道的一个或更多个集群的组。因此，多条路可以连接到一条主信道。存储器控制器200可以控制n条信道×m条路。

如上所述，存储器接口270可以激活多个集群201-11至201-nm中的一些，从而降低功耗。

图4是根据本公开的一些实施例的主机接口的详细框图。为了便于解释，图4也示出了低功率模式进入控制器235、pmu240、cmu250、缓冲器管理器260和存储器接口270。

虽然图4示出了低功率模式进入控制器235通过独立于cpu230的硬件来实现，但是根据一些实施例，低功率模式进入控制器235可以通过由cpu230运行或控制的软件来实现。

低功率模式进入控制器235可以输出多个控制信号ctr1、ctr2、ctrm和ctrb。

参照图4，主机接口220可以包括操作检测器221、模式检测器222和速度测量块223。

操作检测器221可以基于从主机10接收的指令cmd或数据data产生将要由存储装置20执行的操作的操作信息op。操作信息op可以表示读操作或写操作。操作检测器221可以向低功率模式进入控制器235传输操作信息op。

模式检测器222可以基于从主机10接收的指令cmd或数据data产生将要由存储装置20执行的操作的模式信息pt。模式信息pt可以表示随机操作或顺序操作。模式检测器222可以向低功率模式进入控制器235传输模式信息pt。

速度测量块223可以基于从主机10接收的数据data测量主机10每单位时间的吞吐量，并且产生表示主机10每单位时间的吞吐量的速度信息sp。详细地，速度测量块223可以通过对单位时间内从主机10接收的数据data或者数据data的块进行计数来测量主机10每单位时间的吞吐量。例如，速度测量块223可以产生表示以mb/s(每秒兆字节)为单位的速度的速度信息sp。在一些实施例中，例如，速度测量块223可以产生表示以iops(每秒输入/输出操作)为单位的速度的速度信息sp。

速度测量块223可以向低功率模式进入控制器235传输速度信息sp。

在一些实施例中，与图4中示出的不同，操作检测器221、模式检测器222、速度测量块223可以位于主机接口220的外部，并且均可以通过软件来实现。然而，本公开的实施例不限于此。

如上所述，cpu230可以控制或操作低功率模式进入控制器235。

低功率模式进入控制器235可以控制进入低功率模式，并产生控制信号ctr1、ctr2、ctrm和ctrb。低功率模式可以被理解为省电模式。低功率模式可以被理解为存储装置20和/或存储器控制器200的低功率模式。详细地，低功率模式进入控制器235可以基于操作信息op、模式信息pt和速度信息sp中的至少一种信息确定是否将进入低功率模式，并且可以在确定将要进入低功率模式时选择多种低功率模式中的一种模式。

低功率模式进入控制器235可以包括模式选择器236和控制信号产生器239。

模式选择器236可以接收操作信息op、模式信息pt和速度信息sp。模式选择器236基于操作信息op、模式信息pt和速度信息sp确定是否将要进入低功率模式，并且在确定将要进入低功率模式时选择多种低功率模式中的一种模式。

详细地，模式选择器236可以基于操作信息op、模式信息pt和速度信息sp中的至少一种来确定主机10的操作、模式和传输速率。例如，模式选择器236可以确定主机10的操作是顺序的读操作以及主机10的传输速率是90000iops。

模式选择器236可以基于功率表确定是否将进入低功率模式。当确定将进入低功率模式时，模式选择器236可以选择多种低功率模式中的一种模式。

详细地，模式选择器236可以通过将操作信息op、模式信息pt和速度信息sp中的至少一种信息插入到存储在缓冲器300中的功率表中来确定是否将要进入低功率模式。当确定将要进入低功率模式时，模式选择器236可以选择多种低功率模式中的对应的低功率模式。

低功率模式可以包括如下模式中的至少一种模式：控制将要供应到包括在存储装置20中的元件210、220、230、235、240、250、260和270中的至少一个元件的时钟信号和操作电压中的至少一种以便降低存储装置20中的功耗，控制非易失性存储器400的操作，以及控制缓冲器300。

例如，第一低功率模式可以是减小存储装置20的操作时钟频率的模式，第二低功率模式可以是限制非易失性存储器400的活动区的模式，第三低功率模式可以是通过合并第一低功率模式和第二低功率模式获得的新模式。

例如，当主机10的接口性能是sata1并且存储装置20的接口性能是sata3时，低功率模式进入控制器235可以控制存储装置20的性能与主机10的性能相同，从而防止不必要的功耗。

此外，即使主机10的接口性能是sata3，低功率模式进入控制器235也可以在主机10的操作是顺序的读操作且传输速率是4000iops时，控制存储装置20的性能与主机10的实际性能相同，从而防止不必要的功耗。

控制信号产生器239可以基于选择的低功率模式来选择并产生多个控制信号ctr1、ctr2、ctrb和ctrm中的至少一个控制信号。

例如，当选择的低功率模式中的功耗的程度与当前的功耗的程度基本相同时，控制信号产生器239可以仅产生多个控制信号ctr1、ctr2、ctrb和ctrm中的第一控制信号ctr1。这种操作被称为微改变(micro-change)。

当选择的低功率模式中的功耗的程度与当前的功耗的程度明显不同时，控制信号产生器239可以产生多个控制信号中的两个或更多个控制信号(例如，第一控制信号ctr1、第二控制信号ctr2和存储器控制信号ctrm)。这种操作被称为大改变(macro-change)。

控制信号产生器239可以控制将要输出至少一个产生的控制信号的时间点。例如，控制信号产生器239可以连续测量主机10的操作、模式和传输速率，并且在连续测量主机10的操作、模式和传输速率的结果达到阈值时，将至少一个产生的控制信号输出到对应的元件。连续测量主机10的操作、模式和传输速率的结果可以是通过速度信息sp表示的主机10的数据传输速率。阈值可以是预定的值。

另外，当发生预定的事件(例如，当有缺陷的nand块的数目大于或等于特定数目时)、当经过预定的时间时或当从主机10接收到模式改变指令时，控制信号产生器239可以输出至少一个产生的控制信号到与所述至少一个产生的控制信号对应的元件240、250、260和270。然而，本公开的实施例不限于此。

控制信号产生器239可以在预定的时间点将多个控制信号ctr1、ctr2、ctrb和ctrm中的至少一个控制信号输出到与所述至少一个控制信号对应的元件240、250、260和270。

低功率模式进入控制器235可以重复执行上述操作。

为了便于解释，尽管控制信号产生器239可以直接输出多个控制信号ctr1、ctr2、ctrb和ctrm，但是下面将描述的是，低功率模式进入控制器235可以输出这些控制信号。然而，本公开的实施例不限于此。

低功率模式进入控制器235可以向pmu240输出第一控制信号ctr1。pmu240可以基于第一控制信号ctr1向pmic100输出第三控制信号ctr3。因此，低功率模式进入控制器235可以控制pmic100来改变将要施加到存储装置20的元件210、220、230、235、240、250、260和270中的至少一个元件的操作电压。

另外，低功率模式进入控制器235可以向cmu250输出第二控制信号ctr2使得cmu250可以控制将要供应到存储装置20的元件210、220、230、240、250、260和270中的至少一个元件的控制信号。详细地，cmu250可以通过改变时钟信号的频率来控制时钟信号或者根据第二控制信号ctr2执行时钟传动。

低功率模式进入控制器235可以向缓冲器管理器260输出缓冲器控制信号ctrb使得缓冲器管理器260可以控制是否将要使用缓冲器300。

低功率模式进入控制器235可以向存储器控制器270输出存储器控制信号ctrm使得存储器控制器250可以仅激活非易失性存储器400的一个区域。

可以单独地执行上述操作，多个低功率模式中的每个低功率模式可以被设计为对应于上面的操作中的一个操作或上面的操作的组合。然而，本公开的实施例不限于此。

图5是根据本公开的一些实施例操作存储装置的方法的流程图。

参照图1和图5，在操作s110中，存储装置20可以接收数据data或指令cmd。

在操作s120中，存储装置20可以基于数据data或指令cmd确定是否将进入低功率模式。例如，当主机10的性能低于存储装置20的性能时，存储装置20可以进入低功率模式以降低功耗。

在操作s130中，当确定将进入低功率模式(在操作s125中“是”)时，存储装置20可以选择多种低功率模式中的一种。例如，存储装置20可以基于数据data或指令cmd选择多种低功率模式中的一种。如果操作s125确定将不进入低功率模式，那么随后执行回到操作s110。

低功率模式可以包括以下模式中的至少一种：控制将要供应到存储装置20中的元件210、220、240、250、260和270中的至少一个元件的时钟信号和操作电压中的至少一种以便降低存储装置20的功耗，控制非易失性存储器400的操作，以及控制缓冲器300。

例如，第一低功率模式可以是降低存储装置20的操作时钟频率的模式，第二低功率模式可以是限制非易失性存储器400的活动区的模式，第三低功率模式可以是通过合并第一低功率模式和第二低功率模式获得的新模式。

例如，当主机10的接口性能是sata1并且存储装置20的接口性能是sata3时，低功率模式进入控制器235可以控制存储装置20的性能与主机10的性能相同，从而防止不必要的功耗。

在操作s140中，存储装置20可以基于选择的低功率模式来选择并产生多个控制信号ctr1、ctr2、ctrb和ctrm中的至少一个。

例如，当选择的低功率模式中的功耗的程度与当前的功耗的程度基本相同时，存储装置20可以仅产生多个控制信号ctr1、ctr2、ctrb和ctrm中的第一控制信号ctr1。

当选择的低功率模式中的功耗的程度与当前的功耗的程度明显不同时，存储装置20可以产生多个控制信号ctr1、ctr2、ctrb和ctrm中的两个或更多个控制信号(例如，第一控制信号ctr1、第二控制信号ctr2和存储器控制信号ctrm)。

在操作s150中，存储装置20可以确定将要输出多个控制信号ctr1、ctr2、ctrb和ctrm中的至少一个产生的控制信号的时间点。

例如，控制信号产生器239可以连续地测量主机10的操作、模式和传输速率，并且在测量主机10的操作、模式和传输速率的结果达到阈值时，将至少一个产生的控制信号输出到与所述至少一个产生的控制信号对应的元件。

此外，当发生预定的事件(例如，当有缺陷的nand块的数目大于或等于特定数目时)、当经过预定的时间时或当从主机10接收到模式改变指令时，控制信号产生器239可以将至少一个产生的控制信号输出到与所述至少一个产生的控制信号对应的元件240、250、260和270。然而，本公开的实施例不限于此。

在操作s160中，存储装置20可以在确定的时间点通过输出至少一个产生的控制信号来运行低功率模式。

存储装置20可以重复执行上面的操作。

这些控制信号可以包括第一控制信号ctr1、第二控制信号ctr2、第三控制信号ctr3、存储器控制信号ctrm、缓冲器控制信号ctrb等，但本公开的实施例不限于此。

例如，第一控制信号ctr1和第三控制信号ctr3可以是用于控制将要施加到存储装置20的操作电压的信号，第二控制信号ctr2可以是用于控制将要供应到存储装置20的时钟信号的信号，存储器控制信号ctrm可以是用于控制非易失性存储器400的信号，缓冲器控制信号ctrb可以是用于控制缓冲器300的信号。

可以根据存储器控制信号ctrm改变非易失性存储器400的活动区。可以根据缓冲器控制信号ctrb确定是否将要操作缓冲器300。

图6是包括在图5的方法中的确定是否将要进入低功率模式的步骤的详细的流程图。

参照图1和图6，在操作s210中，存储装置20可以基于从主机10接收的数据data或指令cmd产生针对将由存储装置20执行的操作的操作信息op。操作信息op可以表示读操作或写操作。

在操作s220中，存储装置20可以基于从主机10接收的数据data或指令cmd产生将由存储装置20执行的操作的模式信息pt。模式信息pt可以表示随机操作或顺序操作。

在操作s230中，存储装置20可以基于从主机10接收的数据data通过测量主机10每单位时间的吞吐量(例如，传输速率)来产生速度信息sp。详细地，速度测量块223可以通过对单位时间内从主机10接收的数据或数据块进行计数来测量主机10的传输速率。

在一些实施例中，存储装置20可以包括操作检测器221、模式检测器222和速度测量块223。

操作检测器221、模式检测器222和速度测量块223可以通过软件或硬件来实现，但是本公开的实施例不限于此。

在操作s240中，存储装置20可以基于操作信息op、模式信息pt和速度信息sp中的至少一种确定是否将进入低功率模式。例如，存储装置20可以通过将操作信息op、模式信息pt和速度信息sp中的至少一种插入功率表来确定是否将要进入低功率模式。

功率表可以是在产品开发期间已经存储的表从而根据主机10的特定性能来优化存储装置20的功耗。例如，功率表可以根据操作信息op、模式信息pt和速度信息sp中的至少一种信息，不仅存储关于是否将进入低功率模式的信息而且存储关于将要选择的低功率模式的信息、关于进入时间的信息等。

在一些实施例中，与图6中示出的不同，存储装置20可以同时执行操作s210、s220和s230或者可以执行操作s210、s220和s230中的至少一个操作。然而，本公开的实施例不限于此。

图7是根据本公开的实施例的数据处理系统700的框图。参照图1和图7，数据处理系统700可以实现为蜂窝式电话、智能电话或平板个人计算机(pc)。

数据处理系统700包括主机10和非易失性存储器400。非易失性存储器400可以是图1中示出的非易失性存储器400。

根据一些实施例，主机10和非易失性存储器400可以是层叠封装件。在这种情况下，封装件可以安装在系统板(未示出)上。

主机10包括可控制非易失性存储器400的测试操作以及非易失性存储器400的数据处理操作(例如，写操作或读操作)的存储器控制器200。

存储器控制器200可以被控制数据处理系统700的全部操作的主机10控制。存储器控制器200可以连接在主机10和非易失性存储器400之间。

可以根据主机10的控制通过显示器710来显示非易失性存储器400中的数据。

无线电收发器720通过天线ant发送或接收无线电信号。无线电收发器720可以将通过天线ant接收的无线电信号转换成可由主机10处理的信号。因此，主机10可以处理从无线电收发器720输出的信号并将处理的信号存储在非易失性存储器400中或通过显示器710显示处理的信号。

无线电收发器720也可以将从主机10输出的信号转换成无线电信号并通过天线ant将无线电信号输出到外部装置。

输入装置730使用于控制主机10的操作的控制信号或将要由主机10处理的数据能够输入到系统700。输入装置730可以通过诸如触摸板或计算机鼠标、小键盘或者键盘的定点装置来实现。

主机10可以控制显示器710的操作以显示从非易失性存储器400输出的数据、从无线电收发器720输出的数据或者从输入装置730输出的数据。

图8是根据本公开的一些实施例的数据处理系统800的框图。参照图8，包括图1中示出的存储器控制器200的数据处理系统800可以实现为个人计算机(pc)、网络服务器、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器。

数据处理系统800包括主机10、非易失性存储器400、用于控制非易失性存储器400的数据处理操作的存储器控制器200、显示器810和输入装置820。

主机10可以根据通过输入装置820输入的数据通过显示器810来显示存储在非易失性存储器400中的数据。输入装置820可以通过诸如触摸板或计算机鼠标、小键盘或者键盘的定点装置来实现。

主机10可以控制非易失性存储器400的全部操作和存储器控制器200的操作。根据一些实施例，可控制非易失性存储器400的操作的存储器控制器200可以实现为主机10的一部分或实现为单独的芯片。

图9是根据本公开的一些实施例的数据处理系统900的框图。参照图9，数据处理系统900可以实现为和数字照相机相似的图像处理装置、装备有数字照相机的蜂窝电话或者装备有数字照相机的智能电话。

数据处理系统900包括主机10、非易失性存储器400、控制非易失性存储器400的数据处理操作(诸如写操作或读操作)的存储器控制器200。数据处理系统900还包括图像传感器910和显示器920。

数据处理系统900中包括的图像传感器910将光学图像转换成数字信号并且将数字信号输出到主机10或存储器控制器200。数字信号可以被主机10控制以通过显示器920显示或通过存储器控制器200存储在非易失性存储器400中。

可以根据主机10或存储器控制器200的控制通过显示器920来显示存储在非易失性存储器400中的数据。可控制非易失性存储器400的操作的存储器控制器200可以实现为主机10的一部分或实现为单独的芯片。

图10是根据本公开的一些实施例的数据处理系统1000的框图。数据处理系统1000包括非易失性存储器400以及控制非易失性存储器400的操作的主机10。非易失性存储器400可以通过诸如闪存的非易失性存储器来实现。

数据处理系统1000也包括存储器装置1020、存储器接口1030、纠错码(ecc)块1040和主机接口1050。

与数据处理系统1000连接的主机10可以通过存储器接口1030和主机接口1050与存储器装置1020执行数据通信。

ecc块1040被主机10控制以通过存储器接口1030检测包括在从存储器装置1020输出的数据中的错误位、纠正错误位并且通过主机接口1050将纠错后的数据传输到主机10。主机10可以通过总线570控制存储器接口1030、ecc块1040、主机接口1050和非易失性存储器400之间的数据通信。数据处理系统1000可以实现为闪存驱动器、usb存储器驱动器、ic-usb存储器驱动器或记忆棒。

根据本公开的实施例的存储器控制器以及包括存储器控制器的存储装置能够分析从主机接收的数据或指令并且基于分析数据或指令的结果来消耗将针对实际数据传输性能来优化的功率，从而提高功率的效率。

如在本领域中惯例的，可以按照执行一种描述的功能或多种功能的块来描述并示出实施例。可在此被称为单元或模块等的这些块通过模拟电路和/或数字电路(诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)来物理地实现，并且可以通过固件和/或软件来选择性地驱动。电路可以，例如，实现在一个或更多个半导体芯片中，或者实现在诸如印刷电路板等的基底支撑件上。构成块的电路可以通过专用硬件来实现，或者通过处理器(例如，一个或更多个编程的微处理器和相关的电路)来实现，或者通过将执行块的一些功能的专用硬件以及执行块的其它功能的处理器组合来实现。在不脱离本公开的范围的情况下，实施例的每个块可以物理地分离成两个或多个交互且分散的块。同样地，在不脱离本公开的范围的情况下，实施例的块可以物理地组成更多个复杂的块。

尽管已经参照附图中示出的示例实施例具体地示出并描述了本公开，但是这些实施例仅仅是示例。对于本领域的普通技术人员来讲将明显的是，这些实施例将覆盖落入本公开的范围内的所有的修改、等同物和替代物。因此，应该基于所附权利要求书的技术构思来限定本公开的技术范围。