本申请案要求2017年1月24日在韩国知识产权局提交的第10-2017-0010943号韩国专利申请案以及2017年1月25日在美国专利商标局提交的第15/415,106号美国专利申请案的权益，这两个专利申请案的揭示内容以引用方式全文并入本文中。
本发明涉及半导体装置、半导体系统和操作半导体装置的方法。
背景技术：
片上系统(system-on-chip,soc)可以包含一个或多个知识产权块(intellectualpropertyblock,ip)块、时钟管理单元(clockmanagementunit,cmu)和电源管理单元(powermanagementunit，pmu)。cmu可以将时钟信号提供到ip块中的一个或多个，并且可以停止将时钟信号提供到不运行的ip块，由此在采用soc的系统中减少不必要的资源浪费。
为了调整时钟信号的提供，可以使用特殊功能寄存器(specialfunctionregister,sfr)通过软件控制包含在cmu中的不同时钟源。然而，当使用软件执行时钟信号的提供时，响应速度可能较差。因此，需要一种硬件装置以及控制可以用于提供时钟信号的此硬件装置的方法。
技术实现要素：
根据本发明概念的示例性实施例，片上系统(systemonchip,soc)包含控制电路，所述控制电路被配置成确定所请求操作模式是否是功能模式和监视模式中的一个。控制电路被配置成当所请求操作模式是功能模式时将请求信号提供到至少一个时钟电路以请求至少一个时钟信号，并且响应于从至少一个时钟电路接收的至少一个确认信号而选择性地输出至少一个时钟信号中的一个。控制电路被配置成当所请求操作模式是监视模式时，在不提供请求信号的情况下选择性地输出至少一个时钟信号中的一个。
根据本发明概念的示例性实施例，时钟信号输出电路包含时钟多路复用电路，所述时钟多路复用电路被配置成从多个时钟组件接收多个时钟信号；以及逻辑电路。在当前模式设定成功能模式时，逻辑电路将第一请求信号输出到时钟多路复用电路。时钟多路复用电路响应于第一请求信号而将第二请求信号输出到时钟组件，并且在从时钟组件中的至少一个接收至少一个确认信号之后，输出时钟信号中的一个。在当前模式设定成监视模式时，在不提供第二请求信号的情况下时钟多路复用器输出时钟信号中的一个。
根据本发明概念的示例性实施例，时钟信号输出电路包含时钟分频电路，所述时钟分频电路被配置成对由时钟组件输出的时钟信号执行分频操作以产生分频后的时钟信号；以及逻辑电路。在当前模式设定成功能模式时，逻辑电路将第一请求信号输出到时钟分频电路。时钟分频电路响应于第一请求信号而将第二请求信号输出到时钟组件，并且在从时钟组件接收确认信号之后输出分频后的时钟信号。在当前模式设定成监视模式时，在不提供第二请求信号的情况下时钟分频电路输出分频后的时钟信号。
根据本发明概念的示例性实施例，操作片上系统(systemonchip,soc)的方法包含：通过soc的控制电路确定是否在功能模式和监视模式中的一个中操作；当控制电路确定在功能模式中操作时，通过控制电路将请求信号提供到soc的至少一个时钟电路；以及当控制电路确定在监视模式下操作时，在从至少一个时钟电路接收至少一个确认信号之后通过控制电路输出由至少一个时钟电路输出的多个时钟信号中的一个，在不提供请求信号的情况下通过控制电路输出多个时钟信号中的一个。
附图说明
通过参考附图详细描述本发明概念的示例性实施例，本发明概念将变得更显而易见，在附图中：
图1是根据本发明概念的示例性实施例的半导体装置的示意图。
图2是根据本发明概念的示例性实施例的时钟信号输出电路的示意图。
图3是说明根据本发明概念的示例性实施例的操作时钟信号输出电路的方法的示意图。
图4是说明根据本发明概念的示例性实施例的操作时钟信号输出电路的方法的示意图。
图5是说明根据本发明概念的示例性实施例的操作时钟信号输出电路的方法的示意图。
图6是说明根据本发明的另一实施例的操作时钟信号输出电路的方法的示意图。以及
图7是半导体系统的框图，根据本发明概念的实施例的半导体装置和操作半导体装置的方法可以应用于所述半导体系统。
附图标号说明
1：半导体装置、soc；
10：处理器；
20：存储器；
30：显示器；
40：网络装置；
50：存储装置；
60：输入/输出装置；
70：总线；
100：时钟管理单元；
110：cmu控制器；
120a、120b、120c、120d、120e、120f、120g：时钟组件；
122a、122b、122c、122d、122e、122f、122g、142a、142b：时钟控制电路；
124a、124b、124c、124d、124e、124f、124g：时钟源；
130、132：信道管理电路；
140：时钟信号输出电路；
141a：第一时钟组件；
141b：第二时钟组件；
143：有限状态机；
144a、144b：时钟源；
145：时钟门控电路；
150：输出引脚；
170：第一亲代；
172：第二亲代；
200、210：知识产权块；
300：电源管理单元；
ack、ack[n:0]、ack[0]、ack[1]、ack[2]、ack[3]：确认；
ch：通信信道；
clk1：第一时钟信号；
clk2：第二时钟信号；
clk、clk[n:0]、clk[0]、clk[1]、clk[2]、clk[3]：时钟信号；
clk_out：时钟输出信号；
d_clk：分频后的时钟信号；
d_val：分频比；
en：启用信号；
ms：操作模式控制信号；
osc：振荡器；
pll：锁相环；
req、req[n:0]、req[0]、req[1]、req[2]、req[3]：时钟请求；
sel：选择信号。
具体实施方式
图1是根据本发明概念的示例性实施例的半导体装置1的示意图。
参考图1，根据本实施例的半导体装置1包含时钟管理单元(clockmanagementunit,cmu)100、知识产权(intellectualproperty,ip)块200和210以及电源管理单元(powermanagementunit,pmu)300。在实施例中，ip块是ip核心或作为一方的知识产权的逻辑或芯片布局的可重复使用单元。在实施例中，ip块中的每一个包含处理器、图形处理器、存储器控制器、输入和输出接口块等。
pmu300控制半导体装置的电源。例如，当半导体装置进入待机模式时，pmu300通过切断电源控制电路而切断soc的电源。此处，pmu300不断地消耗电力。然而，由于pmu300消耗的电力远小于整个半导体装置消耗的电力，因此在待机模式下半导体装置的功率消耗显著减小。如果ip块200和210中无一者在预定义时间段内作出对时钟信号的请求，则pmu300可以切断cmu100的电源。半导体装置1可以在本发明的各个实施例中实施为片上系统(system-on-chip,soc)，但是本发明概念不限于此。
cmu100将时钟信号提供到ip块200和210。在本实施例中，cmu100包含时钟组件120a、120b、120c、120d、120e、120f、120g、信道管理电路130和132，以及cmu控制器110。时钟组件120a至120g产生将提供到ip块200和210的时钟信号，并且信道管理(channelmanagement,cm)电路130和132安置于时钟组件120f和120g与ip块200和210之间，以提供cmu100与ip块200和210之间的通信信道ch。cmu控制器110使用时钟组件120a至120g将时钟信号提供到ip块200和210。
在本发明概念的实施例中，实施由信道管理电路130和132提供的通信信道ch以遵循arm有限公司的低功率接口(lowpowerinterface,lpi)、q信道接口或p信道接口。然而，本发明概念不限于此，并且还可以实施通信信道ch以遵循不同的通信协议。
时钟组件120a至120g包含时钟源(clocksource,cs)124a、124b、124c、124d、124e、124f、124g和分别控制时钟源124a至124g的时钟控制电路(clockcontrol,cc)122a、122b、122c、122d、122e、122f、122g。时钟源124a至124g可以包含，例如，多路复用器(mux)电路，时钟分频电路、速止电路和时钟门控(clockgating,cg)电路。
时钟组件120a至120g彼此形成亲子关系。在本实施例中，时钟组件120a是时钟组件120b的亲代，并且时钟组件120b是时钟组件120a的子代和时钟组件120c的亲代。另外，时钟组件120e是两个时钟组件120f和120g的亲代，并且时钟组件120f和120g是时钟组件120e的子代。在本实施例中，最接近锁相环(phaselockedloop,pll)定位的时钟组件120a是根时钟组件，并且最接近ip块200和210定位的时钟组件120f和120g是叶时钟组件。根据时钟组件120a至120g之间的亲子关系，亲子关系必然还形成于时钟控制电路122a至122g与时钟源124a至124g之间。
时钟控制电路122a至122g在亲代与子代之间交换时钟请求req和时钟请求req的确认ack并且将时钟信号提供到ip块200和210。从时钟控制电路122b接收具有激活电平(例如，第二逻辑电平)的时钟请求req的第一时钟控制电路122a(即，根时钟组件)启用第一时钟源124a，并且将确认ack传输到第二时钟控制电路122b。第二时钟控制电路122b响应于从第一时钟控制电路122a接收ack而启用第二时钟源124b，并且将ack传输到第三时钟控制电路122c。通过第三、第四和第五时钟控制电路122c-122e重复所述过程。
如果ip块200不需要时钟信号，例如，如果ip块200需要处于休眠状态，则cmu100停止将时钟信号提供到ip块200。
具体来说，信道管理电路130将第一信号传输到ip块200，所述第一信号指示所述信道管理电路将停止在cmu100或cmu控制器110的控制下提供时钟信号。接收第一信号的ip块200将第二信号传输到信道管理电路130，所述第二信号指示可以在完成处理的操作之后停止提供时钟信号。从ip块200接收第二信号的信道管理电路130请求时钟组件120f，即，其亲代停止提供时钟信号。
在实例中，如果通过信道管理电路130提供的通信通道ch遵循q信道接口，则信道管理电路130将具有第一逻辑值(例如，逻辑低，在下文中通过参考字符“l”指示)的qreqn信号传输到ip块200作为第一信号。随后，当从ip块200接收具有第一逻辑值的qacceptn信号作为第二信号时，信道管理电路130将具有第一逻辑值的时钟请求req传输到时钟组件120f。在此情况下，具有第一逻辑值的时钟请求req是“时钟提供停止请求”。
从信道管理电路130接收具有第一逻辑值的时钟请求req(即，时钟提供停止请求)的时钟控制电路122f通过停用时钟源124f(例如，时钟门控电路)而停止提供时钟信号。因此，ip块200可以进入休眠模式。在此过程中，时钟控制电路122f可以将具有第一逻辑值的确认ack提供到信道管理电路130。然而，应注意，尽管在传输具有第一逻辑值的时钟提供停止请求之后信道管理电路130接收具有第一逻辑值的确认ack，但是并不确保停止通过时钟源124f提供时钟。确认ack仅意味着时钟控制电路122f认识到时钟组件120f(即，信道管理电路130的亲代)不再需要将时钟信号提供到信道管理电路130。
同时，时钟组件120f的时钟控制电路122f将具有第一逻辑值的时钟请求req传输到作为其亲代的时钟组件120e的时钟控制电路122e。如果ip块210也不需要时钟信号，例如，如果时钟控制电路122e从时钟控制电路122g接收时钟提供停止请求，则时钟控制电路122e通过停用时钟源124e(例如，时钟分频电路)而停止提供时钟信号。因此，ip块200和210可以进入休眠模式。
对于其它时钟控制电路122a至122d，可以通过相同方式执行以上操作。
尽管时钟组件120f的时钟控制电路122f将具有第一逻辑值的时钟请求req传输到作为其亲代的时钟组件120e的时钟控制电路122e，但是如果ip块210正运行，则时钟控制电路122e无法停用时钟源124e。仅当ip块210不再需要时钟信号时，时钟控制电路122e才可以停用时钟源124e并且将具有第一逻辑值的时钟请求req传输到作为其亲代的时钟控制电路120d。也就是说，仅当从时钟控制电路122f和122g两者接收时钟提供停止请求时，时钟控制电路122e才可以停用时钟源124e。
当ip块200和210处于休眠状态时，可以停用所有时钟源124a至124f。随后，当ip块200进入运行状态时，cmu100恢复将时钟信号提供到ip块200和210。
信道管理电路130将具有第二逻辑值(例如，逻辑高，在下文中通过参考字符“h”指示)的时钟请求req传输到作为其亲代的时钟组件120f的时钟控制电路122f，并且等待来自时钟控制电路122f的确认ack。此处，具有第二逻辑值的时钟请求req是“时钟提供请求”，并且时钟提供请求的确认ack指示已恢复通过时钟源124f提供时钟。时钟控制电路122f无法立即启用时钟源124f(例如，时钟门控电路)，而是等待通过其亲代提供时钟信号。
随后，时钟控制电路122f将具有第二逻辑值的时钟请求req(即，时钟提供请求)传输到作为其亲代的时钟控制电路122e，并且等待来自时钟控制电路122e的确认ack。对于时钟控制电路122a至122d，可以通过相同方式执行此操作。
从时钟控制电路122b接收具有第二逻辑值的时钟请求req的时钟控制电路122a，即，根时钟组件启用时钟源124a(例如，mux电路)并且将确认ack传输到时钟控制电路122b。在以此方式依序启用时钟源124b至124e之后，时钟控制电路122e最后将确认ack传输到时钟控制电路122f，所述确认ack通知已恢复通过时钟源124e提供时钟。接收确认ack的时钟控制电路122f通过启用时钟源124f而将时钟信号提供到ip块200，并且将确认ack提供到信道管理电路130。
时钟控制电路122a至122g以完全握手方式(例如，同步握手)操作，其中时钟请求req和时钟请求req的确认ack在亲代与子代之间交换。因此，时钟控制电路122a至122g可以通过用硬件方式控制时钟源124a至124g而控制提供到ip块200和210的时钟信号。
时钟控制电路122a至122g可以将时钟请求req传输到其亲代，或通过独立操作或在cmu控制器110的控制下操作而控制时钟源124a至124g。在本发明概念的实施例中，时钟控制电路122a至122g分别包含有限状态机(finitestatemachine,fsm)，所述fsm根据亲代与子代之间交换的时钟请求req控制时钟源124a至124g。
在本实施例中，半导体装置1进一步包含时钟信号输出电路140和输出引脚150。时钟信号输出电路(clocksignaloutputcircuit,co)140从时钟源124a至124f接收多个时钟信号clk并且将时钟信号clk中的任一个时钟输出信号clk_out输出到输出引脚150。从输出引脚(i/o)150输出的时钟输出信号clk_out可以用于监视时钟信号clk或可以在功能上用于驱动提供于半导体装置1外部的装置。时钟信号输出电路140可以监视时钟信号clk或根据输入操作模式控制信号ms的状态输出时钟信号clk中的特定一个。在实施例中，参考时钟信号驱动时钟输出电路140输出，所述参考时钟信号具有与所述时钟输出电路接收的时钟信号不同的时钟域。在实施例中，时钟输出电路140内的组件通过参考时钟信号驱动。
尽管图1示出包含五个时钟组件和两个叶时钟组件的级联的时钟组件树，但是本发明概念不限于此。在替代实施例中，可以省略这些时钟组件中的一个或多个。在第一实施例中，仅存在第一时钟组件120a和第一叶时钟组件120f，省略第二至第五时钟组件120b-120e，并且省略第二叶时钟组件120g。在第二实施例中，仅存在第二时钟组件120b和第一叶时钟组件120f，省略第一时钟组件120a，省略第三至第五时钟组件120c-120e，并且省略第二叶时钟组件120g。在第三实施例中，仅存在第三时钟组件120c和第一叶时钟组件120f，省略第一至第二时钟组件120a-120b，省略第四至第五时钟组件120d-120e，并且省略第二叶时钟组件120g。在第四实施例中，仅存在第四时钟组件120d和第一叶时钟组件120f，省略第一至第三时钟组件120a-120c，省略第五时钟组件120e，并且省略第二叶组件120g。在第五实施例中，仅存在第五时钟组件120e和第一叶时钟组件120f，省略第一至第四时钟组件120a-120d，并且省略第二叶时钟组件120g。可以通过各种其它组合进一步改变这些实施例。例如，在第六实施例中，存在第一至第二时钟组件120a-120b，存在第一叶时钟组件120f，省略第三至第五时钟组件120b-120e，并且省略第二叶时钟组件120g。
在示例性实施例中，时钟组件120a是pll控制器，所述pll控制器接收来自振荡器osc的恒定或可变频率信号或由pll输出的pll信号，并且基于特定条件输出两个所接收信号中的一个。在实施例中，当pll断电时，第一时钟组件120a从pll切换到osc。当组件需要pll信号时，pll控制器输出pll信号。当组件需要振荡器信号时，pll控制器输出振荡器信号。当不存在使用pll的输出的组件时，在本发明概念的实施例中，pll控制器关闭pll。在替代实施例中，当不存在使用pll的输出的组件时，pll控制器自动地控制pll以进入旁路模式。在另一替代实施例中，当不存在使用pll的输出的组件时，pll控制器根本不影响pll的操作。
在本发明概念的示例性实施例中，时钟组件120b是时钟多路复用器(mux)单元，所述mux单元接收从时钟组件120a输出的第一时钟信号clk1以及可以从例如外部cmu的外部源提供的第二时钟信号clk2。
在示例性实施例中，时钟组件120c是时钟分频单元，例如，时钟分频器电路(例如，分频电路)。时钟分频器电路获取具有输入频率的输入信号并且通过输入频率除以时钟分频比产生的输出频率产生输出信号。例如，分频比可以是大于1的整数。
在示例性实施例中，时钟组件120d是速止单元(例如，速止电路)。在实施例中，速止单元在第一周期期间向时钟信号提供多个脉冲，在第一周期之后的第二周期期间停止这些脉冲，并且在第二周期之后的第三周期期间恢复脉冲。
在本发明概念的示例性实施例中，叶时钟组件120f和120g中的每一个是时钟门控单元。在叶时钟组件120f和120g是时钟门控单元的实施例中，每个组件包含时钟门控电路。
图2是根据本发明概念的示例性实施例的时钟信号输出电路140的示意图。
参考图2，根据本实施例的时钟信号输出电路140包含第一时钟组件141a和第二时钟组件141b、fsm143和时钟门控电路145。fsm143可以由一个或多个逻辑电路实施。在实施例中，省略第一时钟组件141a或第二时钟组件141b。当省略第一时钟组件141a时，时钟源144b仅接收单个时钟信号。在实施例中，第一时钟组件141a由参考时钟信号驱动，所述参考时钟信号具有与所述第一时钟组件接收的时钟信号(即，clk[n:0])不同的时钟域(例如，不同频率)。在实施例中，第二时钟组件141b由参考时钟信号驱动，所述参考时钟信号具有与所述第二时钟组件从时钟源144a接收的时钟信号不同的时钟域。
第一时钟组件141a包含时钟控制(clockcontrol,cc)电路142a和时钟源(clocksource,cs)144a。此处，时钟源144a包含接收多个时钟信号clk[n:0]并且选择时钟信号clk[n:0]中的一个的多路复用器mux电路。时钟控制电路142a用硬件方式控制时钟源144a，将一个或多个时钟请求req[n:0]传输到时钟控制电路122a至122g，并且从时钟控制电路122a至122g接收一个或多个确认ack[n:0]。时钟控制电路142a通过将控制信号发送到时钟源144a以选择输出哪个输入时钟信号clk[n:0]而用硬件方式控制时钟源144a。
第二时钟组件141b包含时钟控制(clockcontrol,cc)电路142b和时钟源144b。此处，时钟源144b包含时钟分频(clockdividing,cd)电路，所述时钟分频电路通过分频比将从时钟源144a输出的时钟信号分频。例如，分频比可以是大于1的整数。由于从时钟源144a输出的时钟信号可以具有半导体装置1的输出引脚150可能难以操作的高频，因此时钟源144b可以用于降低从时钟源144a输出的时钟信号的频率。时钟控制电路142b用硬件方式控制时钟源144b、将时钟请求传输到时钟控制电路142a并且从时钟控制电路142a接收确认。时钟控制电路142b可以通过将控制信号发送到时钟源144b而用硬件方式控制时钟源144b，所述控制信号使时钟源144b能够执行分频操作。传输到时钟控制电路142a的时钟请求可以指示第二时钟组件141b需要时钟信号。由时钟控制电路142b接收的确认可以指示第一时钟组件141a已开始输出时钟信号或第一时钟组件141a知道第二时钟组件141b需要时钟信号。
fsm143根据操作模式控制信号ms确定时钟信号输出电路140的操作状态(模式)。时钟信号输出电路140可以在“监视模式”中操作，用于监视从时钟源124a至124g输出的多个时钟信号中的任一个，或在“功能模式”中操作，用于将时钟信号中的任一个传输到提供于半导体装置1外部的装置。例如，当操作模式控制信号ms处于第一逻辑电平时，时钟信号输出电路140在监视模式下操作，并且当操作模式控制信号ms处于不同于第一逻辑电平的第二逻辑电平时，时钟信号输出电路140在功能模式下操作。在实施例中，fsm143不改变其模式，直到fsm接收确认信号。例如，如果fsm143的当前模式是监视模式并且fsm接收指示其应改变到功能模式的操作模式控制信号ms，则fsm143可以输出请求信号以使时钟信号通过时钟组件(例如，120a至120g)输出，并且随后在从这些时钟组件接收至少一个确认信号之后，fsm143可以将其模式改变到功能模式。如果fsm143未在特定时间周期内接收至少一个确认信号，则143可以保持在监视模式中或重新发送请求信号。在实施例中，第二时钟组件141b使用同步握手(即，使用请求和确认)与第一时钟组件141a和fsm143通信。
时钟门控电路145根据启用信号en对从时钟信号输出电路140输出的时钟信号clk_out进行门控，由此当不使用时钟信号输出电路140时防止输出不必要的时钟信号。
在本发明概念的示例性实施例中，使用特殊功能寄存器(specialfunctionregister,sfr)通过软件提供操作模式控制信号ms和启用信号en。然而，本发明概念不限于此，并且产生操作模式控制信号ms和启用信号en的控制电路还可以在半导体装置1中实施。
图3是说明根据本发明概念的示例性实施例的操作时钟信号输出电路140的方法的示意图。
参考图3，时钟信号输出电路140被描绘为在功能模式下操作。当时钟信号输出电路140在功能模式下操作以提供用于驱动半导体装置1外部的装置的时钟信号时，时钟信号输出电路140充当上文参考图1所描述的时钟组件。
具体来说，在功能模式下，时钟信号输出电路140可以将时钟请求req[3:0]传输到其亲代时钟组件120b至120e，并且响应于时钟请求req[3:0]而接收确认ack[3:0]。也就是说，为了驱动提供于半导体装置1外部的装置，时钟信号输出电路140可以将时钟请求req[3:0]传输到亲代时钟组件120b至120e中的每一个。
从时钟信号输出电路140传输的时钟请求req[3:0]可以转发到亲代时钟组件120b至120e中的每一个。例如，时钟请求req[3]可以转发到亲代时钟组件120b，并且时钟请求req[2]可以转发到亲代时钟组件120c。从亲代时钟组件120b至120e中的每一个传输的确认ack[3:0]可以转发到时钟信号输出电路140。例如，从亲代时钟组件120b产生的确认ack[3]以及从亲代时钟组件120c产生的确认ack[2]可以转发到时钟信号输出电路140。
时钟信号输出电路140选择从亲代时钟组件120b至120e接收的时钟信号clk[0]至clk[3]中的任一个，并且将选定的时钟信号输出到输出引脚150。
图4是说明根据本发明概念的示例性实施例的操作时钟信号输出电路140的方法的示意图。
参考图4，时钟信号输出电路140被描绘为在监视模式下操作。当时钟信号输出电路140在监视模式下操作以监视半导体装置1内部的时钟信号时，时钟信号输出电路140不会将任何时钟请求传输到其亲代时钟组件120b至120e。这是因为当时钟信号输出电路140将时钟请求传输到亲代时钟组件120b至120e中的任一个时，改变用于半导体装置1内部的时钟信号的配置，这可以阻止准确监视。
时钟信号输出电路140选择从亲代时钟组件120b至120e接收的时钟信号clk[0]至clk[3]中的任一个，并且将选定的时钟信号输出到输出引脚150。
图5是说明根据本发明概念的示例性实施例的操作时钟信号输出电路140的方法的示意图。
参考图5，时钟信号输出电路140的时钟源144a包含mux电路。因此，时钟源144a根据由时钟控制电路142a提供的选择信号sel选择多个输入，即，多个时钟信号clk[n:0]中的任一个。
当时钟信号输出电路140的时钟控制电路142a需要在半导体装置1的操作期间改变选择信号sel的值时，时钟控制电路142a将时钟请求req传输到其亲代时钟控制电路。为此，时钟信号输出电路140时钟控制电路142a可以独自产生时钟请求req，所述时钟请求req将传输到亲代时钟控制电路。
具体来说，如果时钟信号输出电路140的亲代包含目前将时钟信号提供到时钟源144a的第一亲代(p1)170以及需要将时钟信号提供到时钟源144a的第二亲代(p2)172，则时钟控制电路142a将时钟请求req传输到亲代170和172两者，以通过改变选择信号sel的值而不选择由第一亲代(p1)170提供的时钟信号并且选择将由第二亲代(p2)172提供的时钟信号。因此，当保证时钟信号从亲代170和172两者提供到时钟源144a时，时钟信号输出电路140的时钟控制电路142a随后将具有变化值的选择信号sel提供到时钟源144a。
可以根据从亲代170和172中的每一个的时钟控制电路接收的确认ack确定时钟信号从亲代170和172两者提供到时钟源144a。也就是说，在时钟控制电路142a从亲代170和172中的每一个的时钟控制电路接收时钟请求req的确认ack之后，时钟源144a可以根据改变的选择信号sel改变其选择。例如，如果mux144a目前由于选择信号sel设定成第一逻辑电平而输出第一时钟信号clk1，并且时钟控制电路142a需要引起第二时钟信号clk2的输出，则时钟控制电路142a将时钟请求req输出到亲代170和172两者，并且随后仅在从亲代170和172接收确认ack之后将选择信号sel改变到第二逻辑电平。
图6是说明根据本发明概念的示例性实施例的操作时钟信号输出电路140的方法的示意图。
参考图6，时钟信号输出电路140的时钟源144b包含时钟分频电路。因此，基于由时钟控制电路142b提供的分频比d_val，时钟源144b可以通过将从时钟源144a输出的时钟信号clk分频来产生分频后的时钟信号d_clk。
当时钟信号输出电路140的时钟控制电路142b需要在半导体装置1的操作期间改变分频比d_val的值时，时钟控制电路142b将时钟请求req传输到时钟控制电路142a。为此，时钟信号输出电路140时钟控制电路142b可以独自产生时钟请求req，所述时钟请求req将传输到时钟控制电路142a。
因此，当保证时钟信号clk从时钟源144a提供到时钟源144b时，时钟信号输出电路140的时钟控制电路142b可以将具有变化值的分频比d_val传输到时钟源144b。
可以根据从时钟控制电路142a接收的确认ack确定时钟信号clk从时钟源144a提供到时钟源144b。也就是说，在时钟控制电路142b从时钟控制电路142a接收时钟请求req的确认ack之后，时钟源144b可以根据改变的分频比d_val将时钟信号clk分频。例如，如果时钟分频电路144b先前或目前正输出由于通过第一值的分频比d_val将输入时钟信号clk分频而产生的分频后的时钟信号d_clk，并且时钟控制电路142b需要将分频比d_val的值改变到第二其它值，则时钟控制电路142b将时钟请求req输出到时钟控制电路142a，并且随后仅在从时钟控制电路142a接收确认ack之后，将分频比d_val改变到第二值。
图7是半导体系统的框图，根据本发明概念的实施例的半导体装置和操作半导体装置的方法可以应用于所述半导体系统。
参考图7，可以应用根据本发明概念的实施例的半导体装置和操作半导体装置的方法的半导体系统包含具有上述特征的soc1、处理器10、存储器20、显示器30、网络装置40、存储装置50和输入/输出(input/output,i/o)装置60。soc1、处理器10、存储器20、显示器30、网络装置40、存储装置50和i/o装置60可以通过总线70彼此交换数据。
已在本发明的各个实施例中提及的soc1的ip块可以包含控制存储器20的存储器控制器、控制显示器30的显示器控制器、控制网络装置40的网络控制器、控制存储装置50的存储装置控制器和控制i/o装置60的输入/输出(input/output,i/o)控制器中的至少一个。半导体系统可以进一步包含控制这些装置的额外的处理器10。
尽管已参考本发明概念的示例性实施例具体示出和描述本发明概念，但是本领域普通技术人员将理解，在不脱离本发明概念的精神和范围的情况下可以在其中作出形式和细节上的各种变化。