本实用新型涉及高速信号采集存储技术领域，具体的说，是一种高速扩容存储模块。
背景技术：
存储器的类型将决定整个嵌入式系统的操作和性能，目前嵌入式存储的实现方案，要么采用存储专用芯片实现的，要么采用单片FPGA实现。采用存储专用芯片实现嵌入式存储，这种技术传输速度和带宽受限，可扩展性差，容量和速度扩展不易；采用单片FPGA实现，这种技术嵌入式文件系统传输速度慢，可扩展性差。
技术实现要素：
本实用新型的目的在于提供一种高速扩容存储模块，用于解决现有技术中专用存储芯片和单片FPGA实现嵌入式存储存在传输速率低、可扩展性差的问题。
为了达到上述目的，本实用新型通过下述技术方案实现：
一种高速扩容存储模块，设置有PowerPC小系统、FPGA小系统、SSD存储阵列、数据缓存单元，所述PowerPC小系统连接FPGA小系统，所述FPGA小系统连接SSD存储阵列，所述数据缓存单元连接FPGA小系统。
工作原理：
PowerPC小系统为嵌入式系统，完成文件系统管理、以太网数据转存及通信配置管理；FPGA小系统完成高速数据输入输出、高速数据存储及SSD存储阵列管理；FPGA小系统具有丰富的接口资源，可以扩展多路存储，容量可扩展，能够根据需要将存储容量提升至16TB，速度能实现4GB/s的带宽，PowerPC小系统接口丰富，可以提供万兆网和千兆网接口，其处理核的频率可以达到1200MHz，可以很好的应用于上位机或者人机交互界面。
进一步地，所述FPGA小系统内设置有FPGA处理器，所述FPGA处理器分别与所述PowerPC小系统、SSD存储阵列及多个SFP+模块相连接，FPGA小系统内还设置有与FPGA处理器连接的VPX连接器及多个SFP+模块。
工作原理：
FPGA小系统中的FPGA处理器采用XC7VX485T，与PowerPC小系统连接，可以将FPGA处理器中处理和输入输出的高速数据通过PowerPC小系统以太网数据与上位机进行通信。SSD存储阵列作为FPGA小系统中的存储器，FPGA处理器与SSD存储阵列连接，实现存储的管理。FPGA处理器与SFP+模块以及VPX连接器连接，分别实现SFP+模块光口数据的收发和背板SRIO接口的数据接收。
进一步地，所述PowerPC小系统内设置有PowerPC、千兆网PHY、万兆网PHY及SFP+光纤模块，所述PowerPC分别连接千兆网PHY和万兆网PHY，所述万兆网PHY连接SFP+光纤模块，所述FPGA处理器连接PowerPC。
工作原理：
PowerPC小系统中的PowerPC为管理单元，对千兆网PHY和万兆网PHY和SFP+光纤模块数据上传下载和文件系统的管理等，PowerPC的型号为P2041。
进一步地，所述数据缓存单元采用DDR3，且DDR3为两组。
工作原理：
数据缓存单元为两组512MB/800MHz/32bit的高速DDR3构成，组成乒乓操作方式。所述DDR3从FPGA处理器的FIFO逻辑单元上读取数据或将数据从FPGA处理器的FIFO逻辑单元写入FPGA处理器内。
进一步地，所述SSD存储阵列内设置有至少两个SSD，且每一个SSD都与所述FPGA处理器相连接。
工作原理：
SSD存储阵列与FPGA处理器之间采用并行读写的方式进行数据传输；所述SSD存储阵列采用Raid0阵列进行SSD存储阵列与FPGA处理器之间的数据并行传输，这种数据上的并行操作可以充分利用总线的带宽，显著提高磁盘整体存取性能，提高数据的传输率。
进一步地，所述SSD为8个，且每一个SSD采用存储容量为512GB~2TB、数据传输率为6Gbps的SSD，每一个SSD都通过mSATA接口与所述FPGA处理器相连接。
工作原理：
每个SSD均采用6Gbps进行数据传输，最大读写为400MB/s，采用8个相同功能的SSD，实现数据并行存储，最大存储带宽为3.2GB/s，每块SSD的容量为512GB~2TB，共同实现4TB~16TB的存储容量。FPGA处理器共56组GTX，SSD存储阵列占用8组GTX，每组GTX可工作于10.3125Gbps，Sata3.0工作速度为6Gbps，因此GTX满足传输带宽要求，在FPGA处理器内部实现Sata逻辑控制单元，解决SSD物理地址的直接存取操作，通过将8块SSD组成Raid0阵列，实现SSD的高速并行读写。
进一步地，所述VPX连接器上设置有4个SRIO接口，所述FPGA处理器分别与4个SRIO接口连接。
工作原理：
VPX连接器上设置的SRIO接口用于从FPGA处理器的FIFO逻辑单元写入数据。通过SRIO接口将数据送入FPGA处理器的FIFO进行数据缓存及速度匹配，再从FIFO取数存入DDR3高速缓存，DDR3的数据出口也加入FIFO进行位宽转换及速度匹配，FPGA处理器从缓存读取数据并传输给SSD，SSD的前端同样加入FIFO进行速度匹配，在FPGA SATA核的控制下，完成数据的高速并行读写。
本实用新型与现有技术相比，具有以下优点及有益效果：
（1）本实用新型采用PowerPC嵌入式管理+FPGA高速存储架构实现高速扩容存储功能，FPGA的资源丰富，可以扩展多路存储，容量可以有较大容量的扩展，能够根据需要将存储容量提升至16TB，速度能实现4GB/s的带宽，其PowerPC接口丰富，其处理核的频率可以达到1200MHz，可以很好的应用于上位机或者人机交互界面。
（2）本实用新型采用PowerPC嵌入式管理+FPGA高速存储架构实现高速扩容存储功能，对外接口由FPGA的高速接口实现，灵活多变，可以根据实际需要进行配置。将PowerPC和FPGA有机的结合在一起，使得整体架构合理，使用更加方便。
附图说明
图1为本实用新型的原理框图；
图2为数据存储的数据流图；
图3为数据回放取数的数据流图；
图4为以太网回放下载数据的数据流图；
图5为数据回放的数据流图；
图6为光纤下载数据的数据流图；
图7为光纤回放数据的数据流图；
图8为以太网转存数据的数据流图。
具体实施方式
下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。
实施例1：
结合附图1所示，一种高速扩容存储模块，设置有PowerPC小系统、FPGA小系统、SSD存储阵列、数据缓存单元，所述PowerPC小系统连接FPGA小系统，所述FPGA小系统连接SSD存储阵列，所述数据缓存单元连接FPGA小系统。
工作原理：
PowerPC小系统为嵌入式系统，完成文件系统管理、以太网数据转存及通信配置管理；FPGA小系统完成高速数据输入输出、高速数据存储及SSD存储阵列管理；FPGA小系统具有丰富的接口资源，可以扩展多路存储，容量可扩展，能够根据需要将存储容量提升至16TB，速度能实现4GB/s的带宽，PowerPC小系统接口丰富，可以提供万兆网和千兆网接口，其处理核的频率可以达到1200MHz，可以很好的应用于上位机或者人机交互界面。
实施例2：
在实施例1的基础上，结合附图1所示，所述FPGA小系统内设置有FPGA处理器，所述FPGA处理器分别与所述PowerPC小系统、SSD存储阵列及多个SFP+模块相连接，FPGA小系统内还设置有与FPGA处理器连接的VPX连接器及多个SFP+模块。
工作原理：
FPGA小系统中的FPGA处理器采用XC7VX485T，与PowerPC小系统连接，可以将FPGA处理器中处理和输入输出的高速数据通过PowerPC小系统以太网数据与上位机进行通信。SSD存储阵列作为FPGA小系统中的存储器，FPGA处理器与SSD存储阵列连接，实现存储的管理。FPGA处理器与SFP+模块以及VPX连接器连接，分别实现SFP+模块光口数据的收发和背板SRIO接口的数据接收。
实施例3：
在实施例2的基础上，结合附图1所示，所述PowerPC小系统内设置有PowerPC、千兆网PHY、万兆网PHY及SFP+光纤模块，所述PowerPC分别连接千兆网PHY和万兆网PHY，所述万兆网PHY连接SFP+光纤模块，所述FPGA处理器连接PowerPC。
工作原理：
PowerPC小系统中的PowerPC为管理单元，对千兆网PHY和万兆网PHY和SFP+光纤模块数据上传下载和文件系统的管理等，PowerPC的型号为P2041。
实施例4：
在实施例2或3的基础上，结合附图1所示，所述数据缓存单元采用DDR3，且DDR3为两组。
工作原理：
数据缓存单元为两组512MB/800MHz/32bit的高速DDR3构成，组成乒乓操作方式。所述DDR3从FPGA处理器的FIFO逻辑单元上读取数据或将数据从FPGA处理器的FIFO逻辑单元写入FPGA处理器内。
实施例5：
在实施例4的基础上，结合附图1所示，所述SSD存储阵列内设置有至少两个SSD，且每一个SSD都与所述FPGA处理器相连接。
工作原理：
SSD存储阵列与FPGA处理器之间采用并行读写的方式进行数据传输；所述SSD存储阵列采用Raid0阵列进行SSD存储阵列与FPGA处理器之间的数据并行传输，这种数据上的并行操作可以充分利用总线的带宽，显著提高磁盘整体存取性能，提高数据的传输率。
进一步地，所述SSD为8个，且每一个SSD采用存储容量为512GB~2TB、数据传输率为6Gbps的SSD，每一个SSD都通过mSATA接口与所述FPGA处理器相连接。
工作原理：
每个SSD均采用6Gbps进行数据传输，最大读写为400MB/s，采用8个相同功能的SSD，实现数据并行存储，最大存储带宽为3.2GB/s，每块SSD的容量为512GB~2TB，共同实现4TB~16TB的存储容量。FPGA处理器共56组GTX，SSD存储阵列占用8组GTX，每组GTX可工作于10.3125Gbps，Sata3.0工作速度为6Gbps，因此GTX满足传输带宽要求，在FPGA处理器内部实现Sata逻辑控制单元，解决SSD物理地址的直接存取操作，通过将8块SSD组成Raid0阵列，实现SSD的高速并行读写。
实施例6：
在实施例5的基础上，结合附图1所示，所述VPX连接器上设置有4个SRIO接口，所述FPGA处理器分别与4个SRIO接口连接。
工作原理：
VPX连接器上设置的SRIO接口用于从FPGA处理器的FIFO逻辑单元写入数据。通过SRIO接口将数据送入FPGA处理器的FIFO进行数据缓存及速度匹配，再从FIFO取数存入DDR3高速缓存，DDR3的数据出口也加入FIFO进行位宽转换及速度匹配，FPGA处理器从缓存读取数据并传输给SSD，SSD的前端同样加入FIFO进行速度匹配，在FPGA SATA核的控制下，完成数据的高速并行读写。与此同时，各个接口的状态信息通过寄存器的方式反馈给PowerPC小系统，管理单元将重要信息保存到非易失存储体，从而标定数据的记录状态及记录位置，记录起始时间，记录长度等。数据回放时，PowerPC告知FPGA处理器取数位置及数据大小，FPGA处理器按一定时序从SSD里读取数据并放入DDR3高速缓存内，FPGA处理器再通过控制逻辑将数据取出通过SRIO接口将数据传输到DDR3缓存。
本实用新型实现数据获取、数据记录、数据回放和转存的过程如下：
数据获取，如图1所示，数据来源为前面板的4个SFP+模块或者VPX连接器上的4个SRIO接口，数据来源选择可以由以太网上的上位机控制选择，数据经SRIO接口或者SFP+模块传输给FPGA小系统内，FPGA小系统通过FPGA处理器接收数据并传输给SSD存储阵列。
数据记录，如图2所示，FPGA处理器外接高速SSD存储阵列，每块SSD电子盘的容量为512GB，共同实现4TB的存储容量，通过SRIO接口将数据送入FPGA处理器的FPGA FIFO进行数据缓存及速度匹配，FPGA处理器控制逻辑再从FPGA FIFO取数存入DDR3高速缓存，DDR3高速缓存采用乒乓操作方式，DDR3的数据出口也加入FPGA处理器的FIFO逻辑单元进行位宽转换及速度匹配，SSD的前端同样加入FPGA FIFO进行速度匹配，在FPGA SATA核的控制下，完成数据的高速并行读写，与此同时，各个接口的状态信息通过寄存器的方式反馈给PowerPC小系统，管理单元将重要信息保存到非易失存储体，从而标定数据的记录状态及记录位置，记录起始时间，记录长度等。
数据回放，如图3所示，PowerPC告知FPGA处理器取数位置及数据大小，FPGA处理器按一定时序从SSD里读取数据并放入FPGA FIFO中，FPGA处理器再通过控制逻辑将数据取出通过SRIO接口将数据传输到DDR3缓存。
以太网数据下载和数据回放，分别如图4和图5所示，由PowerPC提供，PowerPC外接千兆以太网PHY和万兆以太网PHY，千兆以太网PHY和万兆以太网PHY分别可以由PowerPC接入千兆以太网和万兆网光口SFP+光纤模块实现。
光纤下载数据和回放数据，如图6和图7所示，光纤回放与以太网回放流程接近，数据先由PC主机下载文件然后再通过FPGA处理器读出数据进行回放，因光纤回路实时性相对较好，在回放速率要求不高的情况下也可直接通过光纤回放数据，FPGA处理器通过GTX接口，接收万兆以太网PHY发来的数据，然后按一定时序对外发送数据，或者通过下行存储通道将数据先存入SSD存储阵列中，等数据下载完成后，再启动数据回放流程进行数据回放，光纤接口可设置成PCIE或RapidIO、Aurora等相关通信协议。
以太网转存数据，如图8所示，由PowerPC以太网+FPGA+SSD存储阵列实现，数据先由FPGA处理器从SSD存储阵列中提取数据，然后通过PowerPC的PCIE接口传输给PowerPC，PowerPC再通过以太网发给PC主机，在发送有限数据之前，PowerPC会先读出数据的存储信息并告知PC主机，比如数据的记录时间，数据有效长度等等，PC主机可用此计算已转存的数据百分比，并显示进度条。
以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。