专利名称：测试可读写的集成电子电路,尤其是存储器组件的总线接线的方法
为了用电子和电气元件构成超小型架构，可以使用微型印刷电路板、混合器件和日益增多的多芯片组件。多芯片组件是指多个无壳体芯片借助于支座相互连接的架构。在此经常使用芯片组件，这些芯片组件制成高集成度可写入的集成电子电路。这种形式的芯片组件至少通过一条地址总线和一条数据总线与其它集成电子电路连接，例如与处理器或相同类型的芯片组件连接。最后一种情况尤其发生在与存储器有关的芯片组件上，例如所谓的RAM。借助于地址总线存储元件或存储单元在芯片组件内部被触发，使得一个通常为二进制编码的信息(即所谓的数据)通过数据总线可以写入一个单元或由单元中读出。例如硅衬层或印刷电路板可以用作用于至少一个有时是无壳体芯片组件的支座。这种结构可以封装在壳体中，壳体通常具有大量的用于数据外部交换的电接线触点。
实践表明，在构造微型器件时，尤其在例如无壳体芯片组件与支座或支座上接线引线的电接触点上经常出现错误。因此错误尤其出现在必要的钎焊连接或粘连接上。另一方面在进行连接测试时通常要假定，芯片组件本身及其支座衬层是无缺陷的，因为这些元件在大多数情况下是单独预测试过的。在芯片组件和支座的接触性连接过程中出现的错误可能是不同类型的。第一种错误类型称为“粘连缺陷”，是指地址总线接线或数据总线接线的短路式连接。在此所谓的“粘连0”或“粘连1”错误是指地址或数据总线接线分别与地电位或电源电压相连。第二种称为“桥接缺陷”的错误类型是指多于两根的地址或数据总线接线之间的连接。最后，第三种错误类型称为“断路缺陷”。此时地址或数据总线接线存在断路。如果可以将线路上建立的电位与逻辑0电平或逻辑1电平相比较，根据线路断路的种类可分为所谓的“断路0”或“断路1”错误。
这些错误形式的影响是，在有关芯片组件与包括这个芯片组件的电子线路之间的数据流受到干扰。在此，尤其有问题的是错误发生在为数据或地址总线的组成部分的支座上的线路或触点连接上，即发生在可读写的集成电子电路的总线接线上。因此对于微型构架，例如多芯片组件，对支座与电子电路之间的连接进行检验，尤其是存在断路的检验是必要的。
为了检验印刷电路板表面的接线，使用例如所谓的“在线”测试是公知的。在此用专门的针尖或探针从外部接触印刷电路板上选定的点或印刷电路板上的电子元件的接线。由此可以在印刷电路板上的电路工作期间接收出现的信号，并在接入的专门测试装置上进行分析。但是这种技术由于被测物尺寸微小而不能应用于测试例如多芯片组件或微型印刷电路板。因此在这种形式的架构中通常只得采用电子测试方法。在此按照标准存在的并相应易于接触到的集成电子电路的输入接线用所选定的位图样赋值。对于由此产生的在另一个同样是按照标准存在的并易于接触到的输出接线上产生的位图案得以分析，用于探测尤其是短路和断路。例如，如果集成电子电路的地址总线或数据总线例如通过插塞接头可以从外部接触到，或者如果例如无壳体存储器组件安置在支座上，并且在支座表面存在易于接触到的地址总线和数据总线接线的接触点，那么测试装置的耦合才是简便的。
电子测试方法中一般存在这种问题，即，尽管通过写入和接着读出所选择测试位的图样，可以探测到待测试的集成电子电路的数据总线接线上的错误，但是用这种方法不能获取所属地址总线的线路上的错误。在这样一种情况下，测试位图样尽管被写入集成电子电路的存储单元中，其地址由于存在错误并不与各给定的地址数据一致。但是在读出时，测试位图样又被从相同的、与现存地址数据有关的、然而是“错误”的存储单元中读出，而在这个过程中没有出现地址总线错误。由于这个原因，必须使用专门的测试位图样，以便也能够测试出在可读写的集成电子电路的地址总线上的尤其是源自断路的错误。
根据C.Maxfield在1996年2月1日的“电子数据新闻”第153至160页上所发表的“RAM与ROM的测试”(C.Maxfield mit dem Titel“TestingRAMs and ROMs”；EDN；February 1，1996，Seiten 153 bis 160)的内容，一种测试例如存储器组件的连线的电子方法为公众所知。在此存储器组件总线线路被写为测试位图样序列，这个序列可以称为“走步骤1指令序列”或也可以称为走步骤0/1算法。在此通常多位宽的存储器组件外部的地址和数据总线的各个线路以上升或下降的序列被有选择地以逻辑1电平激发，而其余的地址和数据总线接线以逻辑0电平工作。这样例如在4位宽并具有数据位D3、D2、D1、D0的数据总线中得到组合0、0、0、0和0、0、0、1和0、0、1、0和0、1、0、0和1、0、0、0，作为测试位图样。
这种方法存在缺点，即，为探测错误需要相当大量的写和读操作。这样例如对于8位宽的地址总线和1位宽的数据总线一般需要64次写操作和64次读操作。有时可以将写操作减少到22次。但是仍然需要总共86次存储器操作。与此相比，对这一例子应用本发明方法仅需要34次存储器操作，即17次写操作和17次读操作，来探测和定位地址总线或数据总线中可能的断路。
F.D.Jong和A.J.d.L van Wijngaarden在1992第23届电器及电子工程师协会国际测试会议论文集的第328至337页上发表了“电路板级的存储器互连测试”(F.d.Jong und A.J.d.L van Wijngaarden mit dem Titel“Memoryinterconnect test at board level，in 23rd IEEE International Test Conference；1992；Seiten 328-337)，文中提出了用于例如存储器组件接线连接的另一种电子测试方法。这种方法也有缺点，即，对要被测试的存储器单元需要相对大量的写和读操作，以识别所有可能的、在连接出现断路时的错误图案并探测出所属线路。因此在这种用于检验每根地址总线的线路，即每根地址线的电子测试方法中需要在存储器组件上进行两次写操作和一次读操作，此外，为检验每根数据总线线路，即每根数据线，需要在存储器组件上进行一次写操作和一次读操作。因此为了发现所有断路连接错误，这种方法也需要相当大量的存储器操作。
在1990年R.Oldenbourg慕尼黑-维也纳出版社出版的由M.Gerner，B.Mueller，G.Sandweg撰写的专业书籍“数字电路自测试”的第221至224页中描述了被称为“具有特定测试图样的RAM自测试”(von M.Gerner，Bmueller，G.Sandweg mit dem Titel“Selbsttest digitaler Schaltung”，R.Oldenbourg Verlag Muenschen Wien 1990，seiten 221 bis 224，“RAM Selbsttest mit deterministischen Testmustern”)。这种方法的依据是存储单元的每个地址也作为数据字被写入存储单元。在此，在初始化阶段，这些地址首先以字的方式写进各存储字单元。一个进行额定-实际值比较的读循环和多至另外4个循环(记为相位1至4)相接。此时以反相的与非反相的、上升的和下降的地址序列作为数据值写入各独立的存储单元中、并读出和进行比较。尽管这种方法能够识别出在存储器内部可能出现的多种错误类型，如粘连缺陷、单向连接和断路，但是另一方面在多个相互衔接的测试循环中需要非常大量的读写存储操作。
因此，本发明的目的在于提供一种测试可读写的集成电子电路总线接线的方法，即测试例如SRAM芯片、DRAM芯片或快闪存储器芯片的外部连接的方法，这些芯片例如以无壳体形式置于印刷电路板或多芯片组件上。
本发明目的由权利要求1所给出的方法所实现。
本发明的方法用于检验地址总线和数据总线上可读写的集成电子电路，尤其是存储器组件的接触接线。
在此，至少在第一写步骤中逐步地用所选择的地址位测试图样给地址总线赋值，而在数据总线上将所选择的数据位测试图样写进集成电路。随后至少在第一读步骤中又逐步地用所选择的地址位测试图样给地址总线赋值，而数据总线上所属的数据位图样从集成电路中被读出。至少在第一测试步骤中，被读出的数据位图样与所选择的数据位测试图样相比较，在出现偏差时，尤其是通过与地址和数据位错误图样的图样比较，定位地址总线或数据总线上的错误线路。
根据本发明，这样来选择地址和数据位测试图样，即，在第一写步骤或读步骤序列的第一步骤中，地址位测试图样的位具有第一个一致的二进制数值，而在第一写步骤序列的第一步骤中，数据位测试图样的位具有第二个一致的二进制数值。在各读或写步骤序列中的随后每一步骤，从地址或数据位测试图样的最低或最高位开始，各相邻位被赋值为与上一步骤相比互补的二进制数值，直至在该组写步骤或读步骤序列中的最后一步骤中，地址或数据位测试图样的所有位都具有对于各自第一步骤互补的二进制数值。
本发明方法的优点是它不仅能够探测错误的出现，而且也能够以最少的要被读写的数据位测试图样对错误位置精确定位。因此能够探测集成电子电路地址或数据总线接线和尤其是支承衬层(例如印刷电路板)之间的各种错误连接。尽管这种方法的目的在于将在地址或数据总线上的各错误位定位，因此错误类型具有次要的意义，本发明的方法特别适合于将称为“断路0”和“断路1”的错误地点定位，在检验单个芯片时也可以将称为“粘连0”或“粘连1”的错误定位。
本发明方法的其它实施例在从属权利要求中给出。
下面借助于简要说明的附图所示的实施例对本发明进一步详细说明。附图中
图1以各4位宽的地址和数据总线为例，示出在地址和数据总线线路没有错误情况下，本发明的测试位图样序列，图2至5以4位宽的地址总线为例，示出本发明其它可能的地址位测试图样序列，图6至9以4位宽的数据总线为例，示出本发明其它可能的数据位测试图样序列，图10以一个各4位宽的地址和数据总线为例，示出在地址总线的地址线A0上存在“断路0”错误情况下，本发明的测试位图样序列，图11以一个各4位宽的地址和数据总线为例，示出在数据总线的数据线D0上存在“断路0”错误情况下，本发明的测试位图样序列，图12以一个各4位宽的地址和数据总线为例，示出在地址总线的地址线A0上存在“断路1”错误情况下，本发明的测试位图样序列，图13以各4位宽的地址和数据总线为例，示出在数据总线的数据线D0上存在“断路1”错误情况下，本发明的测试位图样序列，图14示出图10、11、12、13实施例中出现的错误图像在各数据总线的数据线上的对应结果，图15以6位宽的地址总线和4位宽的数据总线为例，示出在地址和数据总线线路没有错误情况下，本发明的测试位图样序列，图16以6位宽的数据总线和4位宽的地址总线为例，示出在地址和数据总线线路没有错误情况下，本发明的测试位图样序列的开始部分，图17以9位宽的地址总线和4位宽的数据总线为例，示出在地址和数据总线线路没有错误情况下，本发明的测试位图样序列，图18以6位宽的地址总线和4位宽的数据总线为例，示出在地址总线的地址线A4上存在“断路0”错误情况下，本发明的测试位图样序列的部分序列，
图19以6位宽的地址总线和4位宽的数据总线为例，示出在地址总线的地址线A4上存在“断路1”错误情况下，本发明的测试位图样序列的部分序列，图20以6位宽的地址总线和4位宽的数据总线为例，示出在地址总线的地址线A5上存在“断路0”错误情况下，本发明的测试位图样序列的部分序列，图21以6位宽的地址总线和4位宽的数据总线为例，示出在地址总线的地址线A5上存在“断路1”错误情况下，本发明的测试位图样序列的部分序列。
下面首先借助于图1、2至5和6至9来描述本发明的方法。其中图1以各4位宽的地址和数据总线为例给出了所谓的正常情况，即在地址和数据总线线路没有错误情况下，本发明的测试位图样序列。
在所示的实施例中，为了能够确定电子存储器组件接线不存在错误，只需要五个写步骤t0至t4以及随后的五个读步骤t5至t9，该存储器组件具有各4位宽的地址总线和数据总线。要能够探测一个所谓的错误图样，按照本发明的另一有利实施例，有利的是执行其它的读步骤和写步骤。这些读步骤和写步骤在图1所示实施例中以写步骤t10和读步骤t11的形式给出，以达到从原理上解释本发明的目的，尽管这些步骤在所给正常情况下不是必需的。各具有一附加写步骤和读步骤所带来的优点还将在下面通过图10至14所示的实施例和在那中出现的错误图像详细予以解释。另一方面，在实践中由于简化的原因，在任何情况下都可以执行这些附加写步骤和读步骤，而不取决于本发明的测试方法的在此之前的各步骤是否能够归入正常情况或错误情况。
根据本发明，在图1所示实施例中，在写步骤序列的第一步骤t0中地址总线的4位A0、A1、A2、A3用地址位测试图样来赋值，使所有的位都具有相同的二进制数值，在图1所示实施例中数值为0000。此外在写步骤序列的第一步骤t0中，数据总线的4位D0、D1、D2、D3用地址位测试图样来赋值，使所有的位同样都具有相同的二进制数值，在图1所示实施例中数值同样为0000。在下面还要解释的图2至9中的另一些实施例中，在第一步骤t0中也可以赋予其它的数值。
根据本发明，现在从地址和数据位测试图样的最低位或最高位开始，写步骤序列t1、t2、t3的每下一步骤中，各相邻位被赋值为与上一步骤相比互补的二进制数值，直至在写步骤序列中的最后一步骤t4中，地址和数据总线的所有位A0、A1、A2、A3或D0、D1、D2、D3都具有对于各自第一步骤t0互补的数值。在图1所示实施例中，这一做法的结果是在写步骤t1、t2、t3中，地址位测试图样0001、0011、0111被赋值到地址总线上；而数据位测试图样0001、0011、0111被赋值到数据总线上。然后在最后的写步骤t4中，组合1111作为地址和数据位测试图样而出现。
现在接着是读步骤序列t5至t9。在此在各读步骤中，输到地址总线上的地址位测试图样对应于在上面写步骤t0至t4中输出的地址位测试图样。这样被写进借助于地址位测试图样所触发的集成电子电路单元中的数据位测试图样应该再被读出。被读出的数据总线的数据位图样D0、D1、D2、D3，即在读步骤序列t5至t9中给出的读结果在图1中有下划线。用同样的方法，在下面所有附图中那些至少在读步骤序列中作为读结果出现在数据总线上的数据位图样都用下划线来表示。
现在在另一个没有详细示出的测试步骤序列中被读出的数据位图样与在上一写步骤序列中被写进集成电子电路中的数据位测试图样进行比较。如果在这种形式的比较过程中，在数据位图样与数据位测试图样之间出现偏差，那么尤其可以借助于所谓的图样比较来定位在地址或数据总线上的各错误线路。在图样比较过程中，地址或数据位错误图样被追溯。这些错误图样建立了一个可能的错误图样数据库，当错误出现时就可以推断出地址或数据总线的一条确定线路的缺陷。如果至少一个偏离写入数据位错误图样的并被读出的数据位图样可以归属于一个存储的地址或数据位错误图样，那么可以定位与此错误有关的地址或数据总线线路。
在图1所示实施例中还加入一个附加写步骤t10、一个附加读步骤t11和一个没有继续示出的检验步骤。如同前面已经解释过的那样，这些步骤在图1所示实施例中，对于所示实施例本身不是必需的，因为此时是所谓的正常情况。即在读步骤序列t5至t9中所获得的数据总线上的数据位图样与写进写步骤序列t0至t4中的数据位测试图样完全相同。因为集成电子电路、尤其是存储器组件的接线在这样的地址和数据总线上没有错误，尽管不需要步骤t10，t11，在实践中为了简化检验程序仍然经常一起执行。
根据本发明，这样来选择在写步骤t10中的数据位测试图样，使数据位测试图样的位与另一个数据位测试图样的位具有相同的二进制数值，这另一个数据位测试图样的二进制数值在第二写步骤中与第一写步骤相比互补。在图1所示实施例中这个步骤序列的结果是在附加写步骤t10中数据位测试图样的位D0与第一写步骤t0中数据位测试图样的位D0具有相同的二进制数值0，因为第一写步骤的二进制数值与第二写步骤t1相比是互补的。以图6至9为例对于这种附加写步骤和读步骤的其它实施例还将予以解释。
有利的是，应用本发明的方法，所有的连接尤其是对各存储器组件的连接中可能存在的断路都能够得到检验。在此不仅探测错误，而且明确地对其定位。本发明方法的特征尤其在于，在对写步骤和读步骤只进行很少量比较的情况下，只需要对地址和数据位测试图样进行相应很少量的比较。此外如果地址和数据总线的宽度一致的话，用本发明的方法还尤其可以探测并定位地址线路之间以及数据线路之间的短路。如果在应用本发明的方法之前对少量的线路、经选择的线路或全部线路进行短路测试，这样做尤其在地址与数据总线宽度不同时是有利的。
在图2至5中以各4位宽的地址总线位A0、A1、A2、A3和第一写步骤序列t0至t4为例示出了按照本发明的地址位测试图样的可能步骤序列。在图2中地址位测试图样的数值在第一步骤为0000，在以下各步骤为0001、0011、0111，而在最后一步骤为1111。在图3中地址位测试图样的数值在第一步骤为1111，在以下各步骤为1110、1100、1000，而在最后一步骤为0000。在图4中地址位测试图样的数值在第一步骤为0000，在以下各步骤为1000、1100、1110，而在最后一步骤为1111。在图5中地址位测试图样的数值在第一步骤为1111，在以下各步骤为0111、0011、0001，而在最后一步骤为0000。
在图6至9中以各4位宽的数据总线位D0、D1、D2、D3和第一写步骤序列t0至t4及附加写步骤t10为例示出了按照本发明的数据位测试图样的可能步骤序列。在图6中数据位测试图样的数值在第一步骤为0000，在以下各步骤为0001，0011，0111，而在最后一步骤为1111。在此，在t10步骤中，至少数据位D0应该具有数值0，而其余位D1，D2，D3的数值可以自由选择并用标志“d”来表示。在图7中数据位测试图样的数值在第一步骤为1111，在以下各步骤为1110，1100，1000，而在最后一步骤为0000。在此，在t10步骤中，至少数据位D0应该具有数值1，而其余位D1、D2、D3的数值可以自由选择并用标志“d”来表示。在图8中数据位测试图样的数值在第一步骤为0000，在以下各步骤为1000、1100、1110，而在最后一步骤为1111。在此，在t10步骤中，至少数据位D3应该具有数值0，而其余位D0、D1、D2的数值可以自由选择并用标志“d”来表示。在图9中数据位测试图样的数值在第一步骤为1111，在以下的步骤为0111、0011、0001，而在最后一步骤为0000。在此，在t10步骤中，至少数据位D3应该具有数值1，而其余位D0、D1、D2的数值可以自由选择并用标志“d”来表示。
现在对于一个检验过程可以很容易地任意组合在图2至5中所示的地址位测试图样步骤序列和在图6至9中所示的数据位测试图样步骤序列。例如这样的组合是可能的，即，在第一写步骤和读步骤序列中，将图3所示的地址位测试图样写进要被测试的存储器组件的地址总线，而在对应的写步骤序列中，将图8所示的数据位测试图样写进要被测试的存储器组件的地址总线。此外按照本发明的方法也可以应用于具有任意宽度的地址和数据总线的测试。这一点还将在下面借助于图15至21进一步解释。
在下面，图10至14分别以4位宽的地址总线和4位宽的数据总线为例，来解释用于下述情况的按照本发明的测试位图样的序列，即地址总线或数据总线的线路中的一条线路存在错误。已经解释过的“断开0”和“断开1”例如作为错误类型示出。
图10给出了在数据总线的地址线A0具有错误“断路0”的情况下，按照本发明的测试位图样的序列。在写步骤和读步骤中以数值出现在地址和数据总线线路A0和D0上的错误情况相对于图1中“正常情况”的偏差通过圆圈来表示。由于A0这条线路接收到“断路0”错误，在步骤t1至t4和t6至t11中，A0保持为二进制数值0而不是数值1。这一点导致在步骤t0、t1和t5、t6中相同存储单元以错误方式触发。因此在步骤t1中数据位测试图样0001被写进这个单元，由此在上一步骤t0中写进的数据位测试图样0000得到修改。这个过程尤其在读步骤t5中得到探测，因为此时不是数据位图样0000而是数据位图样0001被读出。在读步骤t5至t9和t11中获得的数据位图样的序列及其与图1所示“正常情况”的偏差(即产生的错误图像)是地址总线接线A0上的一种典型错误。这种错误可以在检验步骤序列中，例如通过所获得的数据位图样与数据库中的数据位错误图样的图样比较而被探测到。
此外，图11给出了按照本发明的测试位图样在数据总线的数据线路D0具有错误“断路0”的情况下的序列。在写步骤和读步骤中以数值出现在数据总线接线D0上的错误情况相对于图1中“正常情况”的偏差通过圆圈来表示。由于D0这条线路接收到“断路0”错误，在步骤t1至t4和t6至t11 D0中保持为二进制数值0而不是数值1。这一点导致在步骤t1至t4中以错误方式将数据位测试图样0000、0010、0110、1110来代替数据位测试图样0001、0011、0111、1111写进各地址化的单元。这个过程尤其在读步骤t5至t9和t11中得到探测。在读步骤t5至t9和t11中获得的数据位图样及其与图1“正常情况”的偏差(即产生的错误图像)是数据总线接线D0上的一种典型错误。这种错误可以在检验步骤序列中，例如通过所获得的数据位图样与数据库中的数据位错误图样的图样比较而被探测到。
此外，图12给出了按照本发明的测试位图样在地址总线的地址线路A0具有错误“断路1”的情况下的序列。在写步骤和读步骤中以数值出现在地址和数据总线线路A0、D0上的错误情况相对于图1中“正常情况”的偏差通过圆圈来表示。由于A0这条线路接收到“断路1”错误，在步骤t0和t5中保持为二进制数值1而不是数值0。这一点导致在步骤t0、t1和t5、t6和t10、t11中相同存储单元以错误方式触发。因此在步骤t1中数据位测试图样0001写进这个单元，由此写进上一步骤t0中的数据位测试图样0000得到修改。这个过程尤其在读步骤t5中得到探测，因为此时不是数据位图样0000而是数据位图样0001被读出。在读步骤t5至t9和t11中获得的数据位图样及其与图1“正常情况”的偏差(即产生的错误图像)是地址总线接线A0上的一种典型错误。这种错误可以在检验步骤序列中，例如通过所获得的数据位图样与数据库中的数据错误图样的图样比较而被探测到。
此外，图13给出了按照本发明的测试位图样在数据总线的数据线路D0具有错误“断路1”的情况之下的序列。在写步骤和读步骤中以数值出现在数据总线线路D0上的错误情况相对于图1中“正常情况”的偏差通过圆圈来表示。由于D0这条线路接收到“断路1”错误，在步骤t5、t10和t11 D0中保持为二进制数值1而不是数值0。这一点导致在步骤t0和t10中以错误方式将数据位测试图样0001和1111代替数据位测试图样0000和1110而写进各地址化的单元。这个过程尤其在读步骤t5和t11中得到探测。在读步骤t5至t9和t11中获得的数据位图样及其与图1“正常情况”的偏差(即产生的错误图像)是数据总线接线D0上的一种典型错误。这种错误可以在检验步骤序列中，例如通过所获得的数据位图样与数据库中的数据错误图样的图样比较而被探测到。
最后，图14给出了在图10、11、12、13所示实施例中以在步骤t5至t9和t11中被读出的数据位图样的形式所获得的错误图像I、II、III、IV的总况。四种情况下的数据位图样的不同性一目了然。因此与存在何种类型的错误无关，即不管是否存在错误“断路0”、“断路1”、“粘连0”或“粘连1”，在测试步骤序列中，出现错误的线路都可以明确地分辨出来。现在可以对这条线路进行修理。
本发明的方法当然也可以以同样的方式去识别和明确地定位图1至4所示实施例中地址和数据总线的其它地址和数据线路A1、A2、A3和D1、D2、D3上的错误连接。
此外，本发明的方法尤其在具有不同总线宽度的地址和数据总线的可写存储器组件上的应用不受局限。这一点通过下面图15至21所示的实施例来详细解释。图15、16、17给出了具有不同总线宽度的地址和数据总线的所谓“正常情况”的实施例，即地址和数据总线没有有错误的线路。在此，图15以6位宽的地址总线和4位宽的数据总线为例、图16以6位宽的数据总线和4位宽的地址总线为、而图17以9位宽的地址总线和4位宽的数据总线为例，分别示出了按照本发明的地址和数据位测试图样的一个序列。
在图15所示实施例中，地址总线具有位A0、A1至A5，而数据总线具有位D0、D1至D3。因此地址总线比数据总线具有更宽的可利用总线宽度。在按照本发明的检验方法中，首先在第一写步骤序列t0至t4中所有的数据总线位D0至D3以及地址总线的那些具有与数据总线位对应的位，即位A0至A3被赋于地址和数据位测试图样。接着是读步骤序列t5至t9，在此在地址和数据总线取数位的选择与上面的写步骤相同。然后有利的是，再加入附加写步骤t10和附加读步骤t11。
那些大于数据总线最高位的地址总线位，在图15所示实施例中为地址总线位A4、A5，在检验过程这一阶段还没有得到考虑。因此这些位在图5中用“d”，即“无关”标志来赋值。以此来表示任意的二进制数值。如果在写步骤t0至t4的各步骤中这些数值被一次给定，尤其是至少在下面的读步骤t5至t9保持不变，则是有利的。
直到包括步骤11本方法的过程都对应于图1的所示实施例，因此不再解释。如果到此时没有能够识别出错误图像，位A0至A3和D0至D3就被检验并可以判定为无错误。
现在为了检验高于地址或数据总线各最高位的数值的地址或数据总线位，按照本发明至少要执行写步骤、读步骤和检验步骤的第二序列。因为在图15的所示实施例中地址总线位超过数据总线位，因此还要检验地址位A4和A5。为此需要写步骤t2、t13、t14、……读步骤t15、t16、t17的第二序列和一个没有详细示出的检验步骤序列。
在此，地址或数据总线的那些具有更高数值的位由按照本发明所选择的地址或数据位测试图样所赋值。此外，数据或地址总线的那些相邻位用按照本发明所选择的地址和数据位测试图样所赋值，这些相邻位在第一写步骤、读步骤和检验步骤序列中已经用地址或数据位测试图样所赋值，从这组的最低或最高位开始，这些相邻位的数量与具有更高数值的位的数量相对应。在图15的所示实施例中，这一点导致在写步骤t12、t13、t14中地址总线位A4、A5用地址位测试图样所赋值，而数据总线位D0、D1用数据位测试图样所赋值。因为其余的位已经检验过，因此其二进制数值是任意的，在图15中仍然用“d”来表示。在接着的读步骤t15、t16中，以地址和数据总线相同的位取数。紧接着可以在另一检验步骤序列中检验是否出现错误图像。然后为了定位地址线路A0，A1中的任一条上可能出现的错误，尤其可以与数据位错误图样进行比较。位A4、A5的检验可以与下述情况相比较，即，地址和数据总线具有一致的字宽，在图15的所示实施例中宽度为两位Ay、Az、Dy、Dz。
在图16所示实施例中，数据总线宽6位而地址总线宽4位。由于检验方法可以与图15所示情况相似地进行，所以在图16中出于简化原因只示出了前三个写步骤t0、t1、t2。
最后，图17以A0至A8位9位宽的地址总线和D0至D3位4位宽的数据总线为例给出了按照本发明的另一组地址和数据位测试图样。在此，在写步骤t0至t11中进行的检验方法同样对应于图1中所示实施例中的情况。在各写步骤、读步骤和检验步骤序列中，地址总线位A0至A3和数据总线位D0至D3得到检验。在这一阶段，较高的地址总线位A4至A8还没有得到考虑，在图17中仍然用“d”表示。如果地址和数据总线A0至A3和D0至D3没有缺陷，首先加入第二写步骤序列t12至t16、第二读步骤序列t17至t21和没有详细示出的第二检验步骤序列。在此，为了检验地址位A4至A7，这些位和数据总线位D0至D3以对应于目前所解释的方法用按照本发明所选择的地址和数据位测试图样来赋值。在这一阶段，更高的地址总线位A8还没有得到考虑。此外在这一阶段不再检验在已经检验过的地址总线位A0至A3。所有这些位在图17中同样用“d”所表示。如果地址总线位A4至A7没有缺陷，就加入最后一序列的两个写步骤t22、t23，最后一序列的两个读步骤t24、t25和没有详细示出的最后一序列检验步骤。这些用来检验最高地址位A8。同时在图17中位D1至D3和A0至A7用“d”所表示，因为这些位已经在上面的步骤中检验过。
最后，在图18至21中分别以6位宽的地址总线和4位宽的数据总线为例示出了对高于数据总线最高位D3的数值的地址线路的检验。在图18至21中，这些位是地址位A4、A5，这些位通过第二写步骤序列t12、t13、t14和第二读步骤序列t15、t16、t17得到检验。在此假定，地址位A0至A3和数据位D0至D3在各自的第一写步骤、读步骤和检验步骤序列中得到检验并且没有缺陷。该第一步骤序列对应于例如在图1或15所示实施例中的步骤t0至t11，因此不必再解释一次。
在图18至21中假设，属于两个地址位A4或A5的线路中的一条或其与从属电子电路的接线具有一个错误。作为错误类型例如还选择已经解释过的错误“断路0”和“断路1”。此外，在各写步骤和读步骤中，出现在地址和数据总线的线路位A4、A5、D0、D1上的错误情况相对于例如在图1所示“正常情况”的偏差仍然用圆圈来表示。
图18给出了按照本发明的测试位图样步骤序列在地址总线的地址线路A4存在错误“断路0”的情况下的部分步骤。由于A4这条线路接收到“断路0”错误，在步骤t13、t14和t16、t17中，A4中保持为二进制数值0而不是数值1。这一点导致在步骤t12、t13和t15、t16中，相同存储单元以错误方式被触发。因此在步骤t13中，数据位测试图样dd01写进这个单元，由此写进上一步骤t12中的数据位测试图样dd00得到改写。这个过程尤其在读步骤t15中得到探测，因为在此读出的是数据位图样dd01而不是数据位图样dd00。在读步骤t15至t17中获得的数据位图样及其与例如图1“正常情况”的偏差(即产生的错误图像)是地址线路A4上的一种典型错误。这种错误可以在检验步骤序列中，例如通过所获得的数据位图样与数据库中的数据位错误图样的图样比较而被探测到。
图19给出了按照本发明的测试位图样序列在地址总线的地址线路A4存在错误“断路1”的情况下的部分步骤。由于A4这条线路接收到“断路1”错误，在步骤t12和t15中，A4保持为二进制数值1而不是数值0。这一点导致在步骤t12、t13和t15、t16中，相同存储单元以错误方式被触发。因此在步骤t13中，数据位测试图样dd01又被写进这个单元，由此写进上一步骤t12中的数据位测试图样dd00得到改写。这个过程尤其在读步骤t15中得到探测，因为在此读出的是数据位图样dd01，而不是数据位图样dd00。在读步骤t15至t17中获得的数据位图样及其与例如图1“正常情况”的偏差(即产生的错误图像)同样是地址线路A4上的一种典型错误。
图20给出了按照本发明的测试位图样序列在地址总线的地址线路A5存在错误“断路0”的情况下的部分步骤。由于A5这条线路接收到“断路0”错误，在步骤t14和t17中，A4保持为二进制数值0而不是数值1。这一点导致在步骤t13、t14和t16、t17中，相同存储单元以错误方式被触发。因此在步骤t14中，数据位测试图样dd11被写进这个单元，由此写进上一步骤t13中的数据位测试图样dd01得到改写。这个过程尤其在读步骤t16中得到探测，因为在此读出的是数据位图样dd11，而不是数据位图样dd01。在读步骤t15至t17中获得的数据位图样及其与例如图1“正常情况”的偏差(即产生的错误图像)是地址线路A5上的一种典型错误。
最后图21给出了按照本发明的测试位图样序列在地址总线的地址线路A5存在错误“断路1”的情况下的部分步骤。由于A5这条线路接收到“断路1”错误，在步骤t12、t13和t15、t16中，A5保持为二进制数值1而不是数值0。这一点导致在步骤t13、t14和t16、t17中，相同存储单元以错误方式被触发。因此在步骤t14中，数据位测试图样dd11被写进这个单元，由此写进上一步骤t13中的数据位测试图样dd01得到改写。这个过程尤其在读步骤t16中得到探测，因为在此读出的是数据位图样dd11，而不是数据位图样dd01。在读步骤t15至t17中获得的数据位图样及其与例如图1“正常情况”的偏差(即产生的错误图像)是地址线路A5上的一种典型错误。
对于在实践中经常出现的地址总线宽度宽于或等于数据总线宽度的这种情况，在应用本发明的方法时所需要的对要被检验集成电路的写和读操作的数量AN可以用关系式来确定
其中ABB为地址总线宽度，DBB为数据总线宽度当DBB≥ABB时，即数据总线宽度宽于或等于地址总线宽度时，则必须对换上式中的因子DBB和ABB。
权利要求
1.一种测试地址和数据总线上可读写的集成电子电路、尤其是存储器组件的接触接线的方法，其中，A.在至少第一写步骤序列中(t0…t4)中，逐步地用所选择的地址位测试图样(·、0011、·)给地址总线(A0、A1、·)赋值，而在数据总线(D0、D1、·)上所选择的数据位测试图样(·、1100、·)被写进电路，B.在至少第一读步骤序列中(t5…t9)中，逐步地用所选择的地址位测试图样(·、0011、·)给地址总线(A0、A1、·)赋值，而在数据总线(D0、D1、·)上所属的数据位图样(·、1100、·)从电路中读出，C.在至少第一检验步骤序列中被读出的数据位图样与所选择的数据位测试图样相比较，在出现偏差时，尤其是通过与地址和数据位错误图样的图样比较，地址总线(A0、A1、·)或数据总线(D0、D1、·)中的错误线路被定位，其特征为，D.这样来选择地址和数据位测试图样，i)在第一写步骤或读步骤序列的第一步骤(t0或t5)中，地址位测试图样的位具有第一个一致的二进制数值(0000或1111)，ii)在第一写步骤序列的第一步骤(t0)中，数据位测试图样的位具有第二个一致的二进制数值(0000或1111)，iii)从地址或数据位测试图样中的最低位或最高位开始，在各写步骤或读步骤序列(t1、t2、t3或t6、t7、t8)的每下一步骤中，将各相邻位赋值为与上一步骤(·、0011、·或·、1100、·)相比互补的二进制数值(·、0111、·或·、1000、·)，iv)在写步骤序列或读步骤序列中的最后一步骤(t4；t9)中，地址或数据位测试图样的所有位都具有对于各自第一步骤互补的二进制数值(1111或0000)。
2.根据权利要求1所述的方法，其中，为了检验地址总线位(A5、A4)或数据总线位(D5、D4)，其数值超过数据总线最高位(D3)或地址总线最高位(A3)，A.至少执行第二写步骤、读步骤和测试步骤序列(t12…t17)，B.用所选择的地址和数据位测试图样对下述位进行赋值i)那些具有更高数值的地址或数据总线位(A5、A4；D5、D4)，以及ii)那些相邻的数据或地址总线的位(D1、D0、·)，这些位a)在第一写步骤、读步骤和测试步骤序列(t0…t9)中已经用地址或数据位测试图样赋值，b)从这一组的各最低或最高位开始，这些位的数量与更高数值的位的数量相对应。
3.根据权利要求1或2所述的方法，其中，A)紧接着在用于同样的地址和数据总线位(A0、A1、…；D0、D1…)的第一写步骤、读步骤和测试步骤序列(t0…t9)中，执行各自的一个附加写步骤、读步骤和测试步骤(t10、t11)，其中至少B)数据位测试图样这样来选择，在附加的写步骤(t10)中至少数据位测试图样的位(D0)与一个数据位测试图样的位具有相同的二进制数值，后一个数据位测试图样的二进制数值在第二写步骤(t2)中与第一写步骤(t1)相比是互补的。
全文摘要
一种测试可读写的集成电子电路,尤其是存储器组件的总线接线的方法。这样来选择地址和数据位测试图样,在写步骤或读步骤序列的第一步骤中,地址位测试图样的位具有第一个二进制数值,而在写步骤序列的第一步骤中数据位测试图样的位具有第二个数值,此后每一步骤从最低位或最高位开始,各相邻位赋值为与上一步骤相比互补的二进制数值,直至在最后一步骤中,地址或数据位测试图样的所有位都具有互补的数值。
文档编号G06F12/16GK1276085SQ98810224
公开日2000年12月6日 申请日期1998年10月21日 优先权日1997年11月3日
发明者安德烈亚斯·迪克曼, 马库斯·唐德勒 申请人:因菲尼奥恩技术股份公司