服务混合负荷中有效使用数据锁存器的存储器裸芯和方法
【专利摘要】在一个实施例中，提供了存储器裸芯，其包括：非易失性存储器，以物理页而组织；转移数据锁存器，与所述非易失性存储器通信；至少一个辅助数据锁存器，与所述转移数据锁存器通信；以及电路。所述电路被配置为接收多个感测命令，其中每个感测命令指示在所述非易失性存储器中的将被感测的物理页以及将存储在所述至少一个辅助数据锁存器中的所述物理页的一部分。对于每个感测命令，所述电路被配置为将来自由所述感测命令感测的物理页的数据存储在所述转移数据锁存器中并且将来自由所述感测命令指示的所述物理页的部分的数据移动到在所述至少一个辅助数据锁存器中的可用位置。提供了其它实施例。
【专利说明】
服务混合负荷中有效使用数据锁存器的存储器裸芯和方法
技术领域
[0001]本发明涉及在服务混合流量负荷中有效使用数据锁存器的存储器裸芯和方法。
【背景技术】
[0002]存储器裸芯通常具有在将数据写入到存储器裸芯中的非易失性存储器以及从存储器裸芯中的非易失性存储器读取数据的过程中使用的一个或多个数据锁存器。在具有多个裸芯的存储器系统中，数据锁存器的使用允许在数据正被转移出一个存储器裸芯时，另一个裸芯感测数据并且将其存储在数据锁存器中以用于之后的转移。但是，在具有长序列读取/写入和短片段读取/写入两者的混合的流量负荷(traffic load)期间，在长序列读取/写入完成之前，进行短片段读取/写入的存储器裸芯需要是空闲的。为了增加存储器裸芯的效率，进行短片段读取/写入的存储器裸芯在等待其它存储器裸芯完成并且释放去往控制器的数据总线时，可以被提供更多的读取/写入请求以将它们保持忙碌。但是，许多当前架构将读取命令的数量限制为一。此外，用于保持数据不受到另外的命令的队列深度被限制为在存储器裸芯中的数据锁存器的数量。
【发明内容】
[0003]根据本发明的一个方面，提供了一种存储器裸芯，包括:非易失性存储器，以物理页而组织;转移数据锁存器，与所述非易失性存储器通信;至少一个辅助数据锁存器，与所述转移数据锁存器通信；以及电路，与所述非易失性存储器、所述转移数据锁存器和所述至少一个辅助数据锁存器通信。所述电路被配置为:接收多个感测命令，其中每个感测命令指示在所述非易失性存储器中的将被感测的物理页以及将存储在所述至少一个辅助数据锁存器中的所述物理页的部分；以及对于每个感测命令:将来自由所述感测命令感测的物理页的数据存储在所述转移数据锁存器中；以及将来自由所述感测命令指示的所述物理页的部分的数据移动到在所述至少一个辅助数据锁存器中的可用位置。
[0004]根据本发明的另一方面，提供了一种用于在存储器裸芯中使用数据锁存器的方法，所述方法包括:在包括以物理页组织的非易失性存储器、第一数据锁存器和第二数据锁存器的存储器裸芯中进行以下:接收多个感测命令，其中每个感测命令指示在所述非易失性存储器中的将被感测的物理页以及将存储在所述第二数据锁存器中的所述物理页的部分；以及对于每个感测命令:将来自由所述感测命令感测的物理页的数据存储在所述第一数据锁存器中；并且将来自由所述感测命令指示的所述物理页的部分的数据移动到所述第二数据锁存器中的可用位置。
[0005]根据本发明的另一方面，提供了一种存储器裸芯，包括:非易失性存储器，以物理页而组织;第一数据锁存器，被配置为存储从所述非易失性存储器的物理页之一感测的数据的页;第二数据锁存器；以及数据锁存器控制模块，与所述非易失性存储器以及所述第一数据锁存器和第二数据锁存器通信，其中所述数据锁存器控制模块被配置为仅将所述数据的一部分从所述第一数据锁存器移动到所述第二数据锁存器中的可用位置，其中所述部分在感测命令中指示。
【附图说明】
[0006]图1A是实施例的非易失性存储器系统的框图。
[0007]图1B是示出实施例的示例性存储模块的框图。
[0008]图1C是示出实施例的分层的存储系统的框图。
[0009]图2A是示出根据实施例的图1A中示出的非易失性存储器系统的控制器的示例性组件的框图。
[0010]图2B是示出根据实施例的图1A中示出的非易失性存储器存储系统的非易失性存储器的示例性组件的框图。
[0011]图3是实施例的存储器裸芯和控制器的图示。
[0012]图4是具有输入输出模块的实施例的存储器裸芯的图示。
[0013]图5是在层级中移动数据的实施例的存储器裸芯的图示。
[0014]图6是不使用读取缓存的实施例的图示。
[0015]图7是使用读取缓存的实施例的图示。
[0016]图8是使用读取缓存并且还使用数据锁存器填充的实施例的图示。
【具体实施方式】
[0017]挺述
[0018]本发明的实施例由权利要求定义，并且在该部分中的任何内容都不应被认为是对那些权利要求的限制。
[0019]以介绍的方式，以下实施例涉及用于在服务于混合的流量负荷中有效使用数据锁存器的存储器裸芯和方法。在一个实施例中，提供存储器裸芯，包括:以物理页组织的非易失性存储器;转移数据锁存器，与该非易失性存储器通信;至少一个辅助数据锁存器，与该转移数据锁存器通信；以及电路。该电路被配置为接收多个感测命令，其中每个感测命令指示在非易失性存储器中的将被感测的物理页以及将被存储在该至少一个辅助数据锁存器中的该物理页的一部分。对于每个感测命令，该电路被配置为将来自由该感测命令感测的物理页的数据存储在该转移数据锁存器中并且将来自由该感测命令指示的物理页的部分的数据移动到在该至少一个辅助数据锁存器中的可用位置。
[0020]在另一实施例中，提供了用于在存储器裸芯中使用数据锁存器的方法。在该实施例中，该存储器裸芯接收多个感测命令，其中每个感测命令指示在该非易失性存储器中将被感测的物理页以及将被存储在第二数据锁存器中的该物理页的部分。对于每个感测命令，该存储器裸芯将来自由该感测命令感测的物理页的数据存储在第一数据锁存器中并且将来自由该感测命令指示的物理页的部分的数据移动到在该第二数据锁存器中的可用位置。
[0021]在又一实施例中，提供了存储器裸芯，其包括:以物理页组织的非易失性存储器；第一数据锁存器，被配置为存储从该非易失性存储器的物理页之一感测的数据的页;第二数据锁存器；以及数据锁存器控制模块。该数据锁存器控制模块被配置为仅将该数据的一部分从该第一数据锁存器移动到在该第二数据锁存器中的可用位置，其中该部分在感测命令中指示。
[0022]在一些实施例中，每个感测命令通过指示偏移和长度来指示该物理页的部分。
[0023]在一些实施例中，该转移(第一)数据锁存器和该至少一个辅助(第二)数据锁存器被组织在层级(tier)中，并且数据被从该转移数据锁存器移动到在该至少一个辅助数据锁存器中的可用位置，而不管该数据是否会被移动到不同的层级中。在其它实施例中，在相应的层级之间移动数据。在一些实施例中，可以使用输入-输出模块移动该数据。
[0024]在一些实施例中，该存储器是三维存储器，并且在一些实施例中，该存储器裸芯嵌入在主机中或者是可拆卸地连接到主机的存储器系统的一部分。
[0025]其它实施例是可能的，并且每个实施例可以被单独或者组合在一起使用。相应地，现将参考附图描述各种实施例。
[0026]示例性实施例
[0027]如在上述【背景技术】部分提到的，在存在长顺序读取/写入和短片段读取/写入两者的混合流量负荷期间，在长序列读取/写入完成之前，进行短片段读取/写入的存储器裸芯需要是空闲的。为增加存储器裸芯的效率，进行短片段读取/写入的存储器裸芯在等待其它存储器裸芯完成并且释放去往控制器的数据总线时，可以被提供更多的读取/写入请求以将它们保持忙碌。但是，许多当前架构将读取命令的数量限制为一。此外，用于保持数据不受到另外的命令的队列深度被限制为在存储器裸芯中的数据锁存器的数量。以下实施例可被用于解决该问题。在转向这些和其它实施例之前，以下段落提供对可以与这些实施例一起使用的示例性存储器系统的讨论。当然，这些仅是示例，可以使用其它合适类型的存储器系统。
[0028]适合于在实现这些实施例的方面时使用的存储器系统在图1A-1C中示出。图1A是示出根据这里描述的主题的实施例的非易失性存储器系统的框图。参考图1A，非易失性存储器系统100包括控制器102和可以由一个或多个非易失性存储器裸芯104构成的非易失性存储器。如在此所使用的，术语裸芯指形成在单个半导体基板上的非易失性存储器单元以及用于管理这些非易失性存储器单元的物理操作的相关联的电路的集合。控制器102与主机系统相接口并且将用于读取、编程和擦除操作的命令序列发送到非易失性存储器裸芯104。
[0029]控制器102(其可以是快闪存储器控制器)例如可以采取以下形式:处理电路、微处理器或处理器和存储可由(微)处理器执行的计算机可读程序代码(例如，固件)的计算机可读介质、逻辑门、开关、专用集成电路(ASIC)、可编程逻辑控制器和嵌入的微控制器。控制器102可以用硬件和/或固件配置以进行下面描述并且在流程图中示出的各种功能。此外，被示出为在控制器内部的一些组件也可以存储在控制器的外部，并且可以使用其它组件。此夕卜，短语“可操作性地与...通信”可以指直接地与…通信或者通过一个或多个组件间接地(有线的或无线的)与…通信，其中该一个或多个组件可能在此被示出或者没有被示出。
[0030]如在此所使用的，快闪存储器控制器是管理存储在快闪存储器上的数据并且与诸如计算机或电子装置的主机通信的装置。快闪存储器控制器除了在此描述的特定功能以外可以具有各种功能。例如，快闪存储器控制器可以格式化快闪存储器以确保存储器恰当地操作，标出坏的快闪存储器单元，并分配备用单元以用于替换将来故障的单元。备用单元的一些部分可被用于保持固件以操作快闪存储器控制器并且实现其他特征。在操作中，当主机需要从快闪存储器读取数据或者将数据写入到快闪存储器时，它将与快闪存储器控制器通信。如果主机提供数据将被读取/写入的逻辑地址，快闪存储器控制器可以将从主机接收的逻辑地址转换为在快闪存储器中的物理地址。(可替换地，主机可以提供物理地址。)快闪存储器控制器还可以进行各种存储器管理功能，比如但不限于磨损均衡(分发写入以避免否则将被重复地写入的存储器的特定块的磨损)以及垃圾收集(当块已满之后，仅将数据的有效页移动到新的块，因此已满的块可以被擦除并且重新使用)。
[0031]非易失性存储器裸芯104可以包括任何合适的非易失性存储介质，包括NAND快闪存储器单元和/或NOR快闪存储器单元。存储器单元可以采取固态(例如，快闪)存储器单元的形式并且可以是可一次编程、可几次编程或可多次编程的。存储器单元也可以是单级单元(SLC)、多级单元(MLC)、三级单元(TLC)或使用现在已知或者将来开发的其它存储器单元级技术。此外，存储器单元可以以二维或三维的方式制造。
[0032]控制器102和非易失性存储器裸芯104之间的接口可以是任何合适的快闪接口，比如Toggle Mode(触发模式)200、400或800。在一个实施例中，存储器系统100可以是基于卡的系统，比如安全数字(SD)或微安全数字(微-SD)卡。在可替换的实施例中，存储器系统100可以是嵌入的存储器系统的一部分。
[0033]尽管在图1A中示出的示例中，非易失性存储器系统100(在此有时被称为存储模块)包括在控制器102和非易失性存储器裸芯104之间的单个通道，但是在此描述的主题不限于具有单个存储器通道。例如，在一些NAND存储器系统架构中(比如在图1B和IC中示出的那些)，取决于控制器能力，2、4、8个或更多的NAND通道可以存在于控制器和NAND存储器装置之间。在在此所述的任何一个实施例中，在控制器和存储器裸芯之间可以存在多于单个通道，即使在附图中示出了单个通道。
[0034]图1B示出了包括多个非易失性存储器系统100的存储模块200。如此，存储模块200可以包括与主机并且与包括多个非易失性存储器系统100的存储系统204相接口的存储控制器202。存储控制器202和非易失性存储器系统100之间的接口可以是总线接口，比如串行高级技术附件(SATA)或外围组件接口快速(PCIe)接口。在一个实施例中，存储模块200可以是比如在诸如膝上型计算机和平板计算机的便携式计算装置中找到的固态驱动(SSD)。
[0035]图1C是示出分层的存储系统的框图。分层存储系统250包括多个存储控制器202，该多个存储控制器202的每一个控制各自的存储系统204。主机系统252可以经由总线接口访问存储系统中的存储器。在一个实施例中，总线接口可以是NVMe或以太网上的光纤信道(FCoE)接口。在一个实施例中，图1C中示出的系统可以是可由多个主机计算机访问的机架式可安装的大容量存储系统，比如将在数据中心或需要大容量存储的其它位置中找到的。
[0036]图2A是更加详细地示出控制器102的示例性组件的框图。控制器102包括与主机相接口的前端模块108、与一个或多个非易失性存储器裸芯104相接口的后端模块110和进行其它功能的各种其它模块。模块例如可以采取以下形式:设计为与其它组件一起使用的封装的功能性硬件单元、可以由通常进行有关功能的特定功能的(微)处理器或处理电路执行的程序代码的一部分(例如，软件或固件)、或与更大的系统相接口的自包含的硬件或软件组件。
[0037]再次参考控制器102的模块，缓冲器管理器/总线控制器114管理在随机存取存储器(RAM) 116中的缓冲器并且控制控制器102的内部总线仲裁。只读存储器(R0M)118存储系统引导代码。尽管在图2A中示出为位于与控制器102分离，但是在其它实施例中，RAM 116和ROM 118中的一个或两者可以位于控制器内。在其它实施例中，RAM和ROM的部分可以同时位于控制器102中和在控制器之外。
[0038]前端模块108包括主机接口120和物理层接口(PHY) 122，它们提供与主机或下一级的存储控制器的电接口。主机接口 120的类型的选择可以取决于所使用的存储器的类型。主机接口 120的示例包括但不限于SATA、SATA快速、SAS、光纤信道、USB、PCIe和NVMe。主机接口120通常促进数据、控制信号和定时信号的转移。
[0039]后端模块110包括错误校正控制器(ECC)引擎124，该错误校正控制器(ECC)引擎124编码从主机接收的数据字节，并且解码和错误校正从非易失性存储器读取的数据字节。命令排序器126产生将被传输到非易失性存储器裸芯104的命令序列，比如编程和擦除命令序列。RAID(独立驱动的冗余阵列)模块128管理RAID奇偶校验的产生以及损坏的数据的恢复。RAID奇偶校验可被用作正被写入到存储器装置104中的数据的另外级别的完整性保护。在一些情况中，RAID模块128可以是ECC引擎124的一部分。存储器接口 130将命令序列提供到非易失性存储器裸芯104并且从非易失性存储器裸芯104接收状态信息。在一个实施例中，存储器接口 130可以是双倍数据速率(DDR)接口，比如Toggle Mode(触发模式)200、400或800接口。快闪控制层132控制后端模块110的整体操作。
[0040]在图2A中示出的系统100的另外的组件包括介质管理层138，该介质管理层138进行非易失性存储器裸芯104的存储器单元的磨损均衡。系统100还包括其它分立的组件140，比如外部电接口、外部RAM、电阻器、电容器或可以与控制器102接口的其它组件。在可替换实施例中，物理层接口 122、RAID模块128、介质管理层138和缓冲器管理/总线控制器114的一个或多个是控制器102中并非必需的可选组件。
[0041]图2B是更加详细地示出了非易失性存储器裸芯104的示例性组件的框图。非易失性存储器裸芯104包括外围电路141和非易失性存储器阵列142。非易失性存储器阵列142包括被用于存储数据的非易失性存储器单元。非易失性存储器单元可以是任何合适的非易失性存储器单元，包括以二维和/或三维配置的NAND快闪存储器单元和/或NOR快闪存储器单元。外围电路141包括向控制器102提供状态信息的状态机152。在一个实施例中，外围电路141还包括被配置为仅将该数据的一部分从第一数据锁存器移动到第二数据锁存器中的可用位置的数据锁存器控制模块154。将在下面更加详细地讨论该模块。非易失性存储器裸芯104还包括缓存数据的数据缓存器156。
[0042]图3是更加详细地示出数据缓存器156的使用的图。如在图3中所示，在该实施例中的数据缓存器156包括用于在控制器102(使用NAND接口模块130、135)和存储器裸芯104之间转移数据的转移数据锁存器300(有时被称为“第一数据锁存器”)和用于存储将被写入到非易失性存储器142或者从非易失性存储器142读取的数据的至少一个辅助数据锁存器(有时被称为“第二数据锁存器”)，其中该非易失性存储器142以物理页而组织。
[0043]在读取操作期间，在控制器102中的微处理器103将多个感测命令发送到存储器裸芯104。通常，电路141(见图2B)将感测由该命令指示的物理页并且将数据存储在转移数据锁存器300中。该整页的数据然后可以被移动到辅助数据锁存器310，因此转移数据锁存器300可以用于另一读取或写入操作。在某时，数据从辅助数据锁存器310被移动回到转移数据锁存器300，并且控制器102读取出其感兴趣的数据的部分。由于辅助数据锁存器310的数量有限，存储器裸芯102仅能够存储来自有限数量的物理页的数据。
[0044]此实施例认识到，如果代替将整页的数据存储在辅助数据锁存器310中，而是存储器裸芯104仅存储控制器102将最终希望读出的页的那些部分，则更多的数据可以存储在辅助数据锁存器310中。例如，如果物理页存储四个错误校正码(ECC)页(的数据和ECC位)，但是控制器102将仅希望读出这些ECC页的一个，则75%的辅助数据锁存器310将被用于存储控制器102将不会读出的数据。
[0045]为了使得更加有效地在辅助数据锁存器310中存储数据，代替控制器102发送仅指示哪个物理页要被读取的感测命令，感测命令指示物理页的哪个部分应该被存储在辅助数据锁存器310中。例如，感测命令不仅可以识别要被读取的物理页，而且可以识别将被存储在辅助数据锁存器310中的数据的偏移(offset)和长度。当存储器裸芯104接收这样的感测命令时(在图3中的动作I)，存储器裸芯104(例如，电路141、数据锁存器控制模块154或者存储器裸芯104中的另一组件)感测由该命令指示的物理页并且将来自该物理页的数据存储在转移数据锁存器300中。然后，存储器裸芯104将来自由该感测命令指示的该物理页的部分的数据移动到辅助数据锁存器310中的可用位置。
[0046]例如，考虑其中三个感测命令被发送到存储器裸芯104的情况。感测命令“a”指示将感测物理页O并且以偏移O的I个ECC页大小的数据应存储在辅助数据锁存器310中。感测命令“b”指示将感测物理页X并且以偏移O的2个ECC页大小的数据应存储在辅助数据锁存器310中。感测命令“c”指示将感测物理页y并且以偏移2的I个ECC页大小的数据应存储在辅助数据锁存器310中。在该示例中，一个物理页是16KB，并且每个ECC页是4KB。当然，这仅是示例，并且可以使用其它配置。
[0047]如由图3中的2a箭头所示，当执行感测命令“a”时，物理页O被读取到转移数据锁存器300中，但是只有第一ECC页需要被存储在辅助数据锁存器310中(因为仅需要以偏移O的第一ECC页)。存储器裸芯104确定可用位置并且将该ECC页存储在辅助数据锁存器310中。在此，该ECC页被移动到与在转移数据锁存器300中存储该数据的层级相同的层级的辅助数据锁存器310。如由图3中的2b箭头所示，当执行感测命令“b”时，物理页X被读取到转移数据锁存器300中，但是只有前两个ECC页需要被存储在辅助数据锁存器310中(因为只需要以偏移O的前两个ECC页)。存储器裸芯确定可用位置并且将那些ECC页存储在辅助数据锁存器310中。在此，ECC页被存储在与转移数据锁存器300中不同的层级中，因为第一层级已经填满了来自命令“a”的ECC页。最后，如由图3中的2c箭头所示，当执行感测命令“c”时，物理页y被读取到转移数据锁存器300中，但是仅以偏移2的第一 ECC页需要被存储在辅助数据锁存器310中。存储器裸芯确定可用位置并且将那些ECC页存储在辅助数据锁存器310中，再次，是在不同的层级中。当到控制器102的总线可用于通信时，存储器裸芯104将存储在辅助数据锁存器310中的数据转移到转移数据锁存器300，因此可以按转移数据锁存器300被填充的次序将数据转移到控制器102(箭头3a)，尽管可以使用不同的次序。
[0048]在该示例中，发生三个感测并且以执行感测命令的次序填充一个辅助数据锁存器310(尽管可以使用不同的次序)。该示例可以延伸到以如下方式填充更多的辅助数据锁存器310:存储器裸芯104保持忙于感测以及填充辅助数据锁存器310，直到到控制器103的总线再次可用于通信。
[0049]在以上示例中，转移数据锁存器300和辅助数据锁存器310以层级而组织，并且数据从转移数据锁存器300移动到辅助数据锁存器310中的可用位置，而不管该数据是否会被移动到不同的层级中。如在图4中所示出的，这可以通过使用输入-输出模块400来实现。在此，将不存在对齐或码字限制。但是，在一些架构中，在层级之间移动数据可能是困难的(例如，由于非常小尺寸的硅间连接)。在该情况下(在图5中示出)，数据可以在转移数据锁存器300和辅助数据锁存器310中的相应的层级之间移动。在此，如果复制操作对齐，则可以允许层级到层级的复制操作。将码字与层级对齐可以得到更快的复制操作。在该操作中涉及的等待时间实际上是无关紧要的，因为相比于不进行该操作，对裸芯的利用在两个操作(当前操作和缓存操作)之后降到零。
[0050]存在与这些实施例相关联的一些优点。例如，以有效的方式填充辅助数据锁存器310有效地增加了命令队列深度并且允许每个辅助数据锁存器310被充分利用。该改善在两裸芯的系统以及具有比两个得多多的裸芯(例如，8+裸芯)的系统上是可测量的。填充辅助数据锁存器310避免了在将数据转移到控制器102中的锁存器交换功能。这允许了到快闪总线的比缓存深度和队列深度更大的几个命令。如图6-8所示，这些实施例可被用于改善在存在长顺序读取/写入和短片段读取/写入两者的“混合流量”环境中的裸芯利用和读取性能。[0051 ]图6示出了在存储器总线和两个存储器裸芯上的活动。在此，没有读取缓存，并且仅使用一个锁存器。当感测命令被发送到裸芯O和裸芯I时，两个裸芯都变为忙碌。裸芯O首先完成并且通过总线发送其数据。由于该转移相对较长，即使在裸芯I的操作完成之后，总线仍被数据转移占用。这意味着在从裸芯O的数据转移发生的同时，两个裸芯都空闲了相对长的时间。
[0052]图7示出了使用传统的读取缓存的情况。在此，由于存在读取缓存(例如，辅助数据缓存)，多个感测命令可以被发送到每个裸芯。那样，存储器裸芯可以在等待总线变为空闲时进行另外的读取操作(并且将感测的数据存储在辅助数据缓存中)。当两个裸芯的空闲时间小于图6中的时，其仍是相对显著的。这在存在长顺序读取/写入和短片段读取/写入两者的混合的流量负荷期间尤其如此，因为进行短片段读取/写入的存储器裸芯需要是空闲的，直到长顺序读取/写入完成。即使在该示例中具有读取缓存，保持数据不受到另外的命令的队列深度也被限于在存储器裸芯中的数据锁存器的数量。图8示出了使用本实施例的情况。在此，代替如在图7中所示的仅发送两个感测命令到裸芯1，而是发送七个命令，因为可以更有效地将数据填充到锁存器中。如可以从图8中看到的，这显著减少了裸芯I空闲的时间。
[0053]最后，如上所述，可以使用任何合适的类型的存储器。半导体存储器装置包括易失性存储器装置，比如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置；非易失性存储器装置，比如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPR0M”)、快闪存储器(其也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM” );以及能够存储信息的其它半导体元件。每种类型的存储器装置可以具有不同的配置。例如，快闪存储器装置可以以NAND或NOR配置而配置。
[0054]存储器装置可以以任何组合由无源和/或有源元件构成。以非限制性示例的方式，无源半导体存储器元件包括:ReRAM装置元件，其在一些实施例中包括电阻率切换存储元件，比如反熔丝、相变材料等；以及可选地包括控制元件，比如二极管等。进一步以非限制性示例的方式，有源半导体存储器元件包括EEPROM和快闪存储器装置元件，其在一些实施例中包括包含电荷存储区域的元件，比如浮置栅极、导电纳米粒子或电荷存储电介质材料。
[0055]多个存储器元件可以被配置为使得它们串联连接或者使得每个元件单独可访问。以非限制性示例的方式，在NAND配置(NAND存储器)中的快闪存储器装置通常包含串联连接的存储器元件。NAND存储器阵列可以被配置为使得阵列由多个存储器串构成，其中串由共享单个位线并作为一组被访问的多个存储器元件构成。可替换地，存储器元件可以被配置为使得每个元件单独可访问，例如NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且可以以其它方式配置存储器元件。
[0056]位于衬底内和/或衬底上的半导体存储器元件可以被布置为二维或者三维，比如二维存储器结构或三维存储器结构。
[0057]在二维存储器结构中，半导体存储器元件被布置在单个平面或者单个存储器装置级中。典型地，在二维存储器结构中，存储器元件被布置在基本上平行于支撑存储器元件的基板的主表面而延伸的平面中(例如，在x-z方向平面中)。基板可以是在其上或其中形成存储器元件的层的晶片，或者可以是在存储器元件形成之后被附于存储器元件的载体基板。作为非限制性示例，基板可以包括诸如硅的半导体。
[0058]存储器元件可以布置在有序的阵列中的单个存储器装置级中，比如在多个行和/或列中。但是，存储器元件可以以不规则或者非正交的配置形成阵列。存储器元件的每一个可以具有两个或更多的电极或接触线，比如位线和字线。
[0059]三维存储器阵列被布置为使得存储器元件占据多个平面或多个存储器装置级，从而在三维中形成结构(即，在x、y和z方向中，其中y方向基本上垂直于基板的主表面，并且X和z方向基本上平行于基板的主表面)。
[0060]作为非限制性示例，三维存储器结构可以被垂直地布置为多个二维存储器装置级的堆叠。作为另一非限制性示例，三维存储器阵列可以被布置为多个垂直的列(例如，基本上垂直于基板的主表面、即在y方向上而延伸的列)，每个列具有在每个列中的多个存储器元件。列可以布置在二维配置中，例如，在x-z平面中，得到具有在多个垂直地堆叠的存储器平面上的元件的存储器元件的三维布置。存储器元件在三维中的其它配置也可以组成三维存储器阵列。
[0061]以非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可以耦接在一起以在单个水平的(例如，x-z)存储器装置级中形成NAND串。可替换地，存储器元件可以耦接在一起以形成穿过多个水平的存储器装置级的垂直NAND串。可以设想其它三维配置，其中一些NAND串在单个存储器级中的存储器元件，而其它串包含跨过多个存储器级的存储器元件。三维存储器阵列也可以以NOR配置和ReRAM配置而设计。
[0062]典型地，在单片三维存储器阵列中，一个或多个存储器装置级形成在单个基板上。可选地，单片三维存储器阵列也可以具有至少部分在单个基板内的一个或多个存储器层。作为非限制性示例，基板可以包括诸如硅的半导体。在单片三维阵列中，组成阵列的每个存储器装置级的层通常形成在阵列的基本存储器装置级的层上。但是，单片三维存储器阵列的相邻存储器装置级的层可以被共享或者可以在存储器装置级之间具有中间层。
[0063]然后再次，二维阵列可以单独地形成并且然后封装在一起以形成具有存储器的多个层的非单片存储器装置。例如，可以通过在分开的基板上形成存储器级并且然后将存储器级一个在另一个上堆叠来构造非单片堆叠的存储器。可以在堆叠之前将基板减薄或者从存储器装置级移除，但是由于存储器装置级初始形成在分开的基板之上，得到的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以形成在分开的芯片上并且然后封装在一起以形成堆叠芯片存储器装置。
[0064]存储器元件的操作以及与存储器元件的通信通常需要相关联的电路。作为非限制性示例，存储器装置可以具有用于控制和驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可以在与存储器元件相同的基板上和/或在单独的基板上。例如，用于存储器读-写操作的控制器可以位于单独的控制器芯片上和/或在与存储器元件相同的基板上。
[0065]本领域技术人员应认识到该发明不限于所述的二维和三维示例性结构，而是覆盖在如在此所述的并且如由本领域技术人员所理解的本发明的精神和范围内的所有相关的存储器结构。
[0066]意图以上详细的说明被理解为对本发明可以采用的所选形式的说明而不是作为本发明的限定。仅以下权利要求、包括所有等价物意图定义要求保护的本发明的范围。最后，应注意的是，在此所述的任何优选的实施例的任何方面可以单独使用或者相互组合使用。
【主权项】
1.一种存储器裸芯，包括: 非易失性存储器，以物理页而组织； 转移数据锁存器，与所述非易失性存储器通信； 至少一个辅助数据锁存器，与所述转移数据锁存器通信；以及 电路，与所述非易失性存储器、所述转移数据锁存器和所述至少一个辅助数据锁存器通信，其中所述电路被配置为: 接收多个感测命令，其中每个感测命令指示在所述非易失性存储器中的将被感测的物理页以及将存储在所述至少一个辅助数据锁存器中的所述物理页的部分；以及对于每个感测命令: 将来自由所述感测命令感测的物理页的数据存储在所述转移数据锁存器中；以及将来自由所述感测命令指示的所述物理页的部分的数据移动到在所述至少一个辅助数据锁存器中的可用位置。2.如权利要求1所述的存储器裸芯，其中每个感测命令通过指示偏移和长度来指示所述物理页的部分。3.如权利要求1所述的存储器裸芯，其中所述转移数据锁存器和所述至少一个辅助数据锁存器以层级而组织，并且其中数据从所述转移数据锁存器移动到在所述至少一个辅助数据锁存器中的可用位置，而不管所述数据是否将被移动到不同的层级。4.如权利要求1所述的存储器裸芯，其中所述转移数据锁存器和所述至少一个辅助数据锁存器以层级而组织，并且其中数据在所述转移数据锁存器和所述至少一个辅助数据锁存器中的相应的层级之间移动。5.如权利要求1所述的存储器裸芯，其中使用输入-输出模块将所述数据从所述转移数据锁存器移动到所述至少一个辅助数据锁存器。6.如权利要求1所述的存储器裸芯，其中所述非易失性存储器是三维存储器。7.如权利要求1所述的存储器裸芯，其中所述存储器裸芯嵌入在主机中。8.如权利要求1所述的存储器裸芯，其中所述存储器裸芯是可拆卸地连接到主机的存储器系统的一部分。9.一种用于在存储器裸芯中使用数据锁存器的方法，所述方法包括: 在包括以物理页组织的非易失性存储器、第一数据锁存器和第二数据锁存器的存储器裸芯中进行以下: 接收多个感测命令，其中每个感测命令指示在所述非易失性存储器中的将被感测的物理页以及将存储在所述第二数据锁存器中的所述物理页的部分；以及对于每个感测命令: 将来自由所述感测命令感测的物理页的数据存储在所述第一数据锁存器中；并且将来自由所述感测命令指示的所述物理页的部分的数据移动到所述第二数据锁存器中的可用位置。10.如权利要求9所述的方法，其中每个感测命令通过指示偏移和长度来指示所述物理页的部分。11.如权利要求9所述的方法，其中所述第一数据锁存器和第二数据锁存器以层级而组织，并且其中数据从所述第一数据锁存器移动到所述第二数据锁存器中的可用位置，而不管所述数据是否将被移动到不同的层级中。12.如权利要求9所述的方法，其中所述第一数据锁存器和第二数据锁存器以层级而组织，并且其中数据在所述第一数据锁存器和第二数据锁存器中的相应层级之间移动。13.如权利要求9所述的方法，其中使用输入-输出模块将所述数据从所述第一数据锁存器移动到所述第二数据锁存器。14.如权利要求9所述的方法，其中所述非易失性存储器是三维存储器。15.如权利要求9所述的方法，其中所述存储器裸芯嵌入在主机中。16.如权利要求9所述的方法，其中所述存储器裸芯是可拆卸地连接到主机的存储器系统的一部分。17.一种存储器裸芯，包括: 非易失性存储器，以物理页而组织； 第一数据锁存器，被配置为存储从所述非易失性存储器的物理页之一感测的数据的页； 第二数据锁存器；以及 数据锁存器控制模块，与所述非易失性存储器以及所述第一数据锁存器和第二数据锁存器通信，其中所述数据锁存器控制模块被配置为仅将所述数据的一部分从所述第一数据锁存器移动到所述第二数据锁存器中的可用位置，其中所述部分在感测命令中指示。18.如权利要求17所述的存储器裸芯，其中所述部分由在所述感测命令中的偏移和长度指示。19.如权利要求17所述的存储器裸芯，其中所述第一数据锁存器和第二数据锁存器以层级而组织，并且其中数据从所述第一数据锁存器移动到所述第二数据锁存器中的可用位置，而不管所述数据是否将被移动到不同的层级。20.如权利要求17所述的存储器裸芯，其中所述第一数据锁存器和第二数据锁存器以层级而组织，并且其中数据在所述第一数据锁存器和第二数据锁存器中的相应层级之间移动。21.如权利要求17所述的存储器裸芯，其中使用输入-输出模块将所述数据从所述第一数据锁存器移动到所述第二数据锁存器。22.如权利要求17所述的存储器裸芯，其中所述非易失性存储器是三维存储器。23.如权利要求17所述的存储器裸芯，其中所述存储器裸芯嵌入在主机中。24.如权利要求17所述的存储器裸芯，其中所述存储器裸芯是可拆卸地连接到主机的存储器系统的一部分。
【文档编号】G06F11/10GK105988738SQ201511009140
【公开日】2016年10月5日
【申请日】2015年12月29日
【发明人】D.E.图尔斯, A.P-L.高, A.马诺哈
【申请人】桑迪士克科技有限责任公司