一种新型sdram控制器的制造方法
【技术领域】
[0001]本实用新型涉及电子存储器领域，尤其是涉及一种新型SDRAM控制器。
【背景技术】
[0002]随着大规模集成电路和高速、低功耗、高密度存储技术的发展，SDRAM动态存储器因容量大、速度快、价格低廉等优点，现已成为PC内存的主流。然而SDRAM存储器内部控制逻辑十分复杂，时序要求也非常严格，因此需要设计专门的SDRAM控制器来实现系统对SDRAM的访问。
[0003]存储控制器是嵌入式微处理器中AMBA-AHB总线与片外存储设备之间的接口，完成总线主设备(CPU或DMA)与片外存储设备(SDRAM或SRAM)的数据传输，其功能与性能决定着嵌入式微处理器所支持的外部存储器的类型以及外部存储器的访问速度，进而决定着整个嵌入式系统的处理速度。AMBA总线规范成为嵌入了式微处理器内片上总线的标准，设计基于AMBA总线标准，支持嵌入式系统常用存储器类型的存储控制器IP具有非常大的现实意义。
【实用新型内容】
[0004]本实用新型所要解决的技术问题是:提供一种新型SDRAM控制器，基于AMBA-AHB总线的slave模块，SDRAM控制器处在片内AHB总线与片外存储设备之间，作为一个从机挂在AHB总线上。它一边需要通过AHB总线接口模块与AHB总线通信，因此必须符合AHB总线标准；另一边又需要给外部存储设备提供控制信号，以实现对外部存储设备的读写操作。控制器接收来自总线主设备的符合AMBA-AHB总线规范的数据传输请求，产生正确的读写控制信号给SDRAM存储器，以完成总线的数据传输请求。其设计严密、成本较低、性能优越、存储量大、响应速度高，有效解决了现有技术的不足。
[0005]为解决上述技术问题，本实用新型的技术方案是:一种新型SDRAM控制器，其特征在于:包括AHB-slave总线接口电路和与所述AHB_slave总线接口电路输出端相连的总线地址译码单元，所述总线地址译码单元输出端与控制接口模块、刷新电路、从机A和从机B相连，所述控制接口模块和刷新电路的输出端与命令仲裁器、命令解析模块相连，所述AHB-slave总线接口电路、命令仲裁器、命令解析模块均与地址数据复用总线接口连接，所述地址数据复用总线接口与数据通路模块连接，所述命令仲裁器、命令解析模块和数据通路模块均与SDRAM存储器连接。
[0006]上述的一种新型SDRAM控制器，其特征在于:所述控制接口模块、刷新电路集成一体。
[0007]上述的一种新型SDRAM控制器，其特征在于:所述命令仲裁器、命令解析模块集成一体。
[0008]上述的一种新型SDRAM控制器，其特征在于:所述SDRAM存储器使用的MT48LC16M4A2 型号 SDRAM 存储器。
[0009]采用了上述技术方案，本实用新型的有益效果为:
[0010]1、本实用新型基于AMBA-AHB总线的slave模块，SDRAM控制器处在片内AHB总线与片外存储设备之间，作为一个从机挂在AHB总线上。它一边需要通过AHB总线接口模块与AHB总线通信，因此必须符合AHB总线标准；另一边又需要给外部存储设备提供控制信号，以实现对外部存储设备的读写操作。控制器接收来自总线主设备的符合AMBA-AHB总线规范的数据传输请求，产生正确的读写控制信号给SDRAM存储器，以完成总线的数据传输请求。
[0011]2、本实用新型设计严密、成本较低、性能优越、存储量大、响应速度高。
[0012]综上所述，本实用新型设计严密、成本较低、性能优越、存储量大、响应速度高。
【附图说明】
[0013]图1是本实用新型实施例的系统架构框图；
[0014]图2是本实用新型实施例的SDRAM初始化过程图。
[0015]其中:l、AHB_slave总线接口电路；2、总线地址译码单元；
[0016]3、控制接口模块；4、刷新电路；5、命令仲裁器；
[0017]6、命令解析模块；7、地址数据复用总线接口 ；
[0018]8、从机A ;9、从机B ;10、数据通路模块；
[0019]11、SDRAM 存储器。
【具体实施方式】
[0020]下面结合附图和实施例对本实用新型进一步说明。
[0021]如图1所示，一种新型SDRAM控制器，其特征在于:包括AHB-slave总线接口电路I和与所述AHB-slave总线接口电路I输出端相连的总线地址译码单元2，所述总线地址译码单元2输出端与控制接口模块3、刷新电路4、从机A8和从机B9相连，所述控制接口模块3和刷新电路4的输出端与命令仲裁器5、命令解析模块6相连，所述AHB-slave总线接口电路1、命令仲裁器5、命令解析模块6均与地址数据复用总线接口 7连接，所述地址数据复用总线接口 7与数据通路模块10连接，所述命令仲裁器5、命令解析模块6和数据通路模块10均与SDRAM存储器11连接。
[0022]本实施例中，所述控制接口模块3、刷新电路4集成一体。
[0023]本实施例中，所述命令仲裁器5、命令解析模块6集成一体。
[0024]本实施例中，所述SDRAM存储器11使用的MT48LC16M4A2型号SDRAM存储器。
[0025]SDRAM是一种高速高容量同步动态存储器，相比于SRAM等静态存储器具有容量大、速度快、价格低廉等优点，成为图像处理中常用的数据存储器。但因SDRAM存储结构的特殊性，需要对SDRAM不断进行预充电、刷新等操作以保持数据不丢失。SDRAM内部的操作是通过总线命令实现的，命令由RASN、CASN和WEN信号联合产生。
[0026]如图2所示，SDRAM上电后必须按一种确定的方式初始化。在上电稳定后100 μ s时间内存储器不接受除NOP以外的任何命令。当100 μ s过后，通过控制器向SDRAM所有bank发出预充电(Precharge)命令，使SDRAM所有bank进入待机状态。之后，要对SDRAM连续执行两个自动刷新操作，使SDRAM芯片内部的刷新及计数器进入正常运行状态。两个刷新周期完毕之后，开始对SDRAM的模式寄存器(Mode Register)进行操作，模式寄存器用来决定SDRAM将以何种工作模式工作。
[0027]AHB-slave总线接口电路I用来实现SDRAM控制逻辑与AHB_master之间的信号传输。按照AMBA总线规范要求，AHB总线从设备(slave)在总线时钟上升沿，HREADY信号(由从设备发出)为高的情况下，必须锁存来自AHB总线的总线控制信号、数据信号、地址信号等，以供内部译码模块以及其他各模块使用。AHB总线可以挂多个从设备，如图1所示的从机AS，从机B9。因此在一次读写操作中，需要对来自总线的读写地址进行译码，以判断总线是对哪个从设备进行访问，并产生相应的内部片选信号。
[0028]SDRAM控制器由5个模块组成:SDRAM存储器模块11、控制接口模块3、命令解析模块6、地址数据复用总线模块7和数据通路模块10。SDRAM控制器模块是顶层模块，通过例化其他4个子模块将其连成一个整体。
[0029]控制接口模块3对来自AHB总线信号和SDRAM控制寄存器的信号解码并寄存，传送已经解码的 NOP、WRITEA, READA, REFRESH、PRECHARGE 和 L0AD_M0DE 命令和 ADDR 给命令解析模块。
[0030]控制接口模块3还含有一个用于给命令解析模块产生周期刷新命令的刷新电路，用于给命令模块发送刷新请求。收到命令模块的刷新请求后，减法计数器重新装入数值，重复以上过程。
[0031]SDRAM存储器模块11为MT48LC16M4A2型号SDRAM的存储器，具有每64ms刷新4096次的要求，因此由64ms/4 096 = 15.625 09 μ s知，器件必须至少每15.625 09 μ s刷新一次。假如存储器和SDRAM控制器工作在10MHz的时钟周期下，那么刷新间隔周期的最大数值是 15.625 μ s/0.01 μ s = 1562d。
[0032]命令解析模块6接收控制接口模块输出的已经解码的命令和周期性输出的刷新请求，产生合适的命令给SDRAM器件。从刷新控制逻辑电路发出的刷新请求比主机接口的命令的优先级别高，因此模块还含有一个简易的仲裁电路，用于仲裁主机的命令和刷新控制逻辑所产生的刷新请求。
[0033]在仲裁电路5已经接受主机命令后，命令被送到模块的命令发生器部分，命令模块使用3个移位寄存器来产生命令之间的时序，一个移位寄存器用于控制ACT命令；第二个用于控制读或写命令发出的时间；第三个用于对命令的持续时间定时，这样仲裁其就可以判断最近请求的操作是否已经完成。
[0034]命令解析模块6所产生的输出信号OE用于控制数据通路模块的输入数据通路的三态缓冲。
[0035]地址数据复用总线模块7实现SDRAM的地址复用，地址的行部分在ACT (RAS)命令时复用到SDRAM输出的A[ll:0]，地址的列部分在读(CAS)或写命令时复用到SDRAM地址线上。
[0036]数据通路模块10提供了 SDRAM和主机之间的数据接口，负责SDRAM控制器与外部SDRAM存储器之间的数据交换，具体说就是在对SDRAM写操作时将来自AHB总线的数据放到外部数据线上，在对SDRAM读操作时，将来自SDRAM的数据正确送到AHB总线上。
[0037]本实用新型不局限于上述具体的实施方式，本领域的普通技术人员从上述构思出发，不经过创造性的劳动，所作出的种种变换，均落在本实用新型的保护范围之内。
【主权项】
1.一种新型SDRAM控制器，其特征在于:包括AHB-Slave总线接口电路⑴和与所述AHB-slave总线接口电路(I)输出端相连的总线地址译码单元(2)，所述总线地址译码单元(2)输出端与控制接口模块(3)、刷新电路(4)、从机A(S)和从机B(9)相连，所述控制接口模块(3)和刷新电路(4)的输出端与命令仲裁器(5)、命令解析模块(6)相连，所述AHB-slave总线接口电路(I)、命令仲裁器(5)、命令解析模块(6)均与地址数据复用总线接口(7)连接，所述地址数据复用总线接口(7)与数据通路模块(10)连接，所述命令仲裁器(5)、命令解析模块(6)和数据通路模块(10)均与SDRAM存储器(11)连接。
2.根据权利要求1所述的一种新型SDRAM控制器，其特征在于:所述控制接口模块(3)、刷新电路(4)集成一体。
3.根据权利要求1所述的一种新型SDRAM控制器，其特征在于:所述命令仲裁器(5)、命令解析模块(6)集成一体。
4.根据权利要求1所述的一种新型SDRAM控制器，其特征在于:所述SDRAM存储器(11)使用的MT48LC16M4A2型号SDRAM存储器。
【专利摘要】本实用新型公开了一种新型SDRAM控制器，其特征在于：包括AHB-slave总线接口电路和与AHB-slave总线接口电路输出端相连的总线地址译码单元，总线地址译码单元输出端与控制接口模块、刷新电路、从机A和从机B相连，控制接口模块和刷新电路的输出端与命令仲裁器、命令解析模块相连，AHB-slave总线接口电路、命令仲裁器、命令解析模块均与地址数据复用总线接口连接，地址数据复用总线接口与数据通路模块连接，命令仲裁器、命令解析模块和数据通路模块均与SDRAM存储器连接。本实用新型设计严密、成本较低、性能优越、存储量大、响应速度高，有效解决了现有技术的不足。
【IPC分类】G06F13-16
【公开号】CN204331714
【申请号】CN201420444113
【发明人】刘明源
【申请人】刘明源
【公开日】2015年5月13日
【申请日】2014年8月6日