专利名称：铁电存储器及其操作方法
技术领域：
本发明关于铁电存储器，特别是关于具有低疲乏、可用于非破坏性的读取模式及去除干扰问题的存储器及其操作方法。
背景技术：
自公元1950年代开始就知道的是，假使实用的铁电存储器可被制造，则它可提供以低电压操作的快速、密集及非挥发性的存储器。参见Orlando Auciello等所著的“The Physics of Ferroelectric Memores″刊登于physics Today，July 1998，P.P，22-27。目前探讨的铁电存储器的主要种类为非挥发性铁电随机存取存储器或NVFRAM。NVFRAM的缺点是，在读取时，它的信息会破坏，使得在读取功能之后，必须有一个重写功能。然而，40年来有一个主张，也就是说，可以设计其存储元件为铁电场效应晶体管(FET)的存储器，其存储器可不被破坏地读取。参见Shu-Yau Wu所著的“A New FerroelectricMemory Device，Metal-Ferroelectric-Semiconductor Transistor”，刊登于IEEE Transactions On Electron Devices，p.p.499-504，1974年8月；S.Y.Wu所著的“Memory Retention and Switching Behaviour ofMetal-Ferroelectric-Semiconductor Transistors”，Ferroelectrics，Vol.11，p.p.379-383，1976年；及J.R，Scott，C.A.Paz de Araujo，及L.D.McMillan所著的“Integrated Ferroelectrics”，刊登于Condensed Matter News，Vol.1，No，3，p.p.15-20，1992年。因为在Wu的早期装置中测量的铁电存储器效应只是暂时的。单一状态效应，而不是一个长期两个状态的效应，所以现在公认这个效应是电荷注入效应而不是铁电切换所引起的效应。然而，金属-铁电-绝缘-半导体FET装置，即，MFISFET，最近被报导出来其显示真正的铁电存储器的性能。参见Tadahlko Hirai等所著的“Formation of Metal/Ferroelectric/Insulator/Semiconductor Structure with A CeO2Buffer Layer”刊登于Japan Journalof Applied Physics，Vol.33，Part I，No.9B，p.p.5219-5222，1994年9月；Tadahiko Hirai等所著的“Characterization of Metal/Ferroelectric/Insulator/Semiconductor Structure with A CeO2Buffer Layer”，刊登于Japan Journal of Applied Physics，Vol.34，Part I，No，8A，p.p.4163-4166，1995年；Yong Tae Kim等所著的“Memory Window ofPt/SrBi2Ta2O9/CeO2/SiO2/Si Stfucture For Metal Ferroelectric InsulatorSemiconductor Field Effect Transistor”刊登于Applied Physics Letters，Vol.71 No，24，p.p 3507-3509，1997年12月15日；及于1998年4月28日开给Jong Moon的美国专利第5,744,374号。
要制造一个存储器，不仅需要一个存储器元件，亦需要用于寻址多个存储器元件的装置。起初，铁电存储器被认为是可由导体的单一行列陈列寻址。铁电存储器元件被认为是可位于阵列的每一个连接处，且藉由施加电压至对应行列的导体而被寻址。被认为的是，如果每个导体的电压是少于铁电切换的临界电压(矫顽电压)且导体之间的电压差大于矫顽电压，则只有被选取的单元会被写入或读取，而其他单元维持不变。但是，这是行不通的，因为相邻的未被选取的单元由地址线上的电压所干扰。因此在地址线之一与每一个铁电存储器元件之间加入一开关。参见在1959年3月3日发给J.R.Anderson的美国专利第2876436号及在1989年10月10日发给S.Sheffield Eator，Jr的美国专利第4,873,664号。假使开关是一个晶体管，如后面这个专利中描述的，则存储器假定存储器地址结构与传统DRAM者一样。然而当应用于铁电存储器时，即使这个结构会干扰与被寻址的单元同样连接到相同板线(plate line)的存储器单元。也就是说，已经发现，铁电材料并没有尖锐的矫顽单元界电压，但是，即使是小电压亦会引起铁电部份切换，因此，重覆施加于小的干扰电压，如传统存储器阵列中所发生的那样，会造成存储器状态的改变或损失。因此，较复杂的结构被提议以克服这个干扰。参见1989年12月19日发给Kenneth J.Mobley的美国专利第4,888,733号。
上述寻址机制是用于NVFRAM；也就是说，利用铁电电容器做为存储器元件的存储器，而不是利用铁电FET的存储器。用于其中存储器单元为铁电FET的存储器的数个地址结构已被公开。于1996年6月4日发给McMillan等的美国专利第5,523,964号公开一复杂的寻址结构除了铁电FET之外，该结构还利用在每个存储器单元中的5个晶体管。加入这个复杂结构，如Mobley等的结构以避免干扰问题。此种复杂结构会使存储器较传统DRAM不密集且较慢。每个存储器单元使用铁电FET的结构被提议，但未被实现，这是因为假使三个相邻单元皆处于导电逻辑状态，则不能被正确地读取。参见于1995年9月12日发给Takashi Nakamura的美国专利第5449,935号，第3栏第56行至第4栏第15行。另一个每个存储器有一个FET的设计在1998年6月16日发给Takashi Nakamura及Yuichi Nakao的美国专利第5,768,185号中提出。然而，在读取期间，3V至5V的电压被施加至字元线，同时接地或0V被施加至位元线。尽管这不足以在单一读取循环中切换铁电，如上述，现在知道的是，这个幅度的连续脉冲，如在正常读取程序中在存储器中所发生的会干扰铁电状态。此外，因为位元线连接到源极及基片，且字元线是连接到栅极，假使WLn及BLm+1信号没有完全同步，则一个单元的擦除进程会干扰下一个单元的擦除进程。在且实可行的制造规范下，此种完全同步在所有单元中是很困难的。因此，在一商业产品中，在擦除循环期间亦会有短的干扰电压。再者，以此种结构，不可能一次写入一个字节，其为读取铁电FET较快的方法。因此，铁电材料没有尖锐的矫顽场临界且可由重覆施加小于矫顽电压的电压而切换的事实使得研究铁电存储器的几个初始目的变得不可达到。因此，最好能够提供用来对铁电存储器寻址的结构及方法，特别是相对简单的铁电FET结构及制造此结构的方法，而能避免现有技术中如干扰的问题。
发明内容
本发明藉由提供具有不显著的疲乏及干扰的用于铁电存储器寻址的方法及装置来解决上述问题。商业型式的存储器可以运作10年或更久而没有疲乏或干扰。本发明藉由结合一设定及重设开关与一组存储器单元，如一行或一列，而达到此一目的。本发明最好亦使用小于矫顽电压的读取电压及与每一组单元相关的前置放大器的结合。读取电压最好是小于矫顽电压的一半的电压，而在某些情况下为小于三分之一的矫顽电压。
本发明提供一种铁电存储器，包含一存储器单元及用于读取与写入存储器单元的电路，其中，用于读取及写入的电路包括一驱动线，在其上施加写入信息至存储器单元的电压，一位元线，在其上有欲自存储器单元读取的信息，在存储器单元及位元线之间的前置放大器，在驱动线及存储器单元之间的设定开关，及连接到存储器单元的重设开关。前置放大器最好包含具有栅极及一组源极-漏极的晶体管，其中，存储器单元连接至栅极，而源极-漏极之一连接到位元线。重设开关最好是具有一对重设源极-漏极的晶体管，重设源极-漏极之一连接到存储器单元，而另一重设源极-漏极则连接到前置放大器晶体管的源极-漏极之一。设定开关最好是具有一组设定源极-漏极的晶体管，其中，一个设定源极-漏极是连接到存储器单元，而另一个设定源极-漏极则连接到驱动线。重设开关最好是具有一组重设源极-漏极的晶体管，其中，一个重设源极-漏极是连接到存储器单元，而另一个重设源极-漏极是连接到位元线。重设开关最好与存储器单元及位元线之间的前置放大器并联连接。
另一方面，本发明提供一种铁电存储器，包含一存储器单元及一用于读取与写入存储器单元的电路，其中用于读取及写入的电路包括一驱动线，其上有写入信息至存储器单元的电压，一位元线，其上有欲自存储器单元读出的信息，在存储器单元及位元线之间的前置放大器，连接于驱动线及存储器单元之间的设定开关，及与在存储器单元及位元线之间的前置放大器并联连接的重设开关。前置放大器最好是包含具有栅极及一对源极-漏极的晶体管，其中，存储器单元连接到栅极，而一个源极-漏极是连接到位元线。设定开关最好是具有一对设定源极-漏极的晶体管，其中一个设定源极-漏极是连接到连接到存储器单元，而另一设定源极-漏极是连接到驱动线。重设开关最好是具有一对重设源极-漏极的晶体管，其中一个重设源极-漏极运接到存储器单元，而另一个重设源极-漏极则连接到位元线。
在此描述的每一铁电存储器最好能被实现成非破坏性读出存储器或是破坏性读出存储器。
本发明亦提供一种读取铁电存储器的方法，存储器包括包含具有矫顽电压的铁电存储器元件的存储器单元及连接到存储器单元的导线，该方法包含下列步骤在铁电存储器元件两端施加一电压，电压小于矫顽电压；及在导线上检测一电压。此电压最好是在0.1至0.5V的范围内，更好的是在0.1至0.3V的范围内，此电压最好是矫顽电压的一半或更少。在某些设计中，此电压为矫顽电压的三分之一或更少。存储器最好包括一群连接到导线的存储器单元，存储器单元更进一半包括一重设步骤，其自存储器单元群组中排出(discharge)噪声。每一个存储器元件最好是包含铁电电容器及重设步骤是将存储器单元群组中的每个铁电电容器的两侧接地。
另一方面，本发明提供种读取铁电存储器的方法，存储器包括包含铁电存储器元件及连接到存储器单元的导线，该方法包括下列步骤横跨铁电存储器元件施加一电压以在导线上产生一读取电压；前置放大读取电压以在位元线上产生一前置放大电压或电流；并检测在位元线上的前置放大电压或电流。第一电压最好在0.1至0.5V的范围内，更好的是在0.1至0.3V的范围内。第一电压最好是铁电存储器元件的矫顽电压的一半或更少。在某些设计中，第一电压为铁电存储器元件的矫顽电压的三分之一或更少。
本发明进一步提供一种自铁电存储器排出噪声的方法，存储器包括存储器单元群组，每一个存储器单元包括一铁电电容器，该方法包括将每一个铁电电容器的两侧接地。
本发明提供一种铁电存储器，其中不仅当一单元被写入或读取时，另一单元不会被干扰，且可被非破坏性地读取，亦比最新商业化铁电存储器更简单及密集。本发明的其他特征，目的及优点可由下列描述及伴随图式而更加清楚。
图1显示根据本发明的铁电存储器的较佳实施例的一概略电路图；图2为在NDRO操作期间，图1的铁电存储器的等效电路图；图3显示极化与电压的图，即，在NDRO读取操作期间根据本发明的存储器的滞后回线；图4为根据本发明的NDRO铁电存储器的较佳结构的电路图；图5为根据本发明的NDRO铁电存储器的另一较佳结构的电路图；图6为根据本发明的NDRO铁电存储器的另一结构的电路图；图7为图6中的存储器的另一实施例；图8为典型集成电路存储器电气方块图，可在其中使用根据本发明的存储器阵列系统200，300，400及500；及图9为根据本发明的另一结构的电路图，说明施加至重设开关及前置放大器的信号的其他配置。
较佳实施例
1、引言图1显示根据本发明的铁电存储器阵列系统10的一般结构。阵列系统10包括存储器单元12，设定开关14，重设开关16，及前置放大器20。存储器单元群组12最好是多个铁电存储器单元，但亦可是单一单元。该单元可以是任何铁电单元，范例如下。重设开关16及前置放大器20在位元线节点24及存储器单元/前置放大器节点28之间并联连接。设定开关14在驱动线22及存储器单元群组12之间串联连接。开关14及16分别由线32及30上的SET及RST信号控制。
如在阅读下列描述后会更了解的是，在本公开中，“前置放大”或“放大”术语包括增加电压使其更易被读取。增加电流使其更易被读取，将不易被读取的电压改变成易被读取的电流，及将不易被读取的电流改变成更易被读取的电压。
带有信号RL的虚线18显示施加至重设开关16及前置放大器20的信号的另一配置。在此另一配置中，在位元线及重设开关16之间的线17被去除且由线18置换。在此配置中，前置放大器20具有内部连接至接地，其未被显示，或可以被连到RL信号。这个配置较为复杂，因为它需要另一信号RL，但是它允许将信号分开，用于读取及写入功能，其增加对电路坚固性(robustness)的控制程度。
在较佳配置中，数字“1”及“0”状态是经由其上置放有信号DL及BL的驱动线22及位元线25写入。数据是由位元线25读取，而将低操作电压施加至驱动线22。或者，数据可由驱动线22读取，而将低操作电压施加至位元线25。信号WL经由字元线26施加至一存储器单元阵列12以选取欲被写入或读取的存储器单元。表1显示写入及物中加入了5wt％，以总翼聚合物为基准，尼龙12[聚(十二内酰胺)“N12”](RilsanAMNO，由Atofina供应)以助于翼与芯的附着。翼/芯重量比是48/52；R1/R2是1.05。
实例1C(本发明)按照类似于实例1A的方法制备一种具有6个由聚(己二酰1，6-己二胺-共聚-2-甲基戊二胺)(20mol％2-甲基五亚甲基部分，基于二胺衍生的部分)构成的翼和PEBAXTM3533SN芯(挠曲模量2800psi(19,300kPa))的纤维，所不同的是计量板C具有另一组孔164(如图8C所示)，每个翼一个在翼中心线上，每孔0.005英寸(0.013cm)直径，距孔的对称中心0.0475英寸(0.121cm)。向这些附加孔和中心孔中喂入的是来自同一熔体池的熔融聚合物，以形成芯和在翼内的“凸出芯”要素。结果，翼被芯聚合物插入(R1/R2＝1.6，根据类似制备的纤维的比例估计)，从而改善了翼与芯的附着。纤维断面基本如图2所示。
实例1D(本发明)纤维基本上如实例1C那样纺丝，但在翼中加入5wt％尼龙12[聚(十二内酰胺)](RilsanAMNO)内聚添加剂。纤维的翼部分被芯聚合物插入(R1/R2＝1.5)，改善了翼与芯的附着。纤维断面基本上如图2所示。
表1
这些数据显示该纤维非常适合袜类和服装的应用。纤维在翼与芯的附着牢度上的超卓表现反映在剥离数据上。本发明纤维可具有低于公式获得V1＝Vf+VMOS(式1)CfVf＝CMOSVMOS(式2)其中，V1为施加至节点46的电压；Vf为横跨铁电电容器的电压，VMOS为在节点48或晶体管42的栅极50上的电压，Cf是铁电电容；CMOS是晶体管42从栅极到基片的所有MOS电容。因此，Cf及CMOS的比例在此电路是很重要的。在节点46的电压V1及这个比例必须确保横跨铁电电容器的压降或Vf不足够干扰铁电状态。
读取电压DL′最好是0.5至3V，更好的是在0.7至2.6V的范围内。做为一范例，1.2V被施加至驱动线节点46。选择适当的Cf及CMOS比例，使得横跨铁电电容器的压降为0.1V至0.3V。这个小的正电压在矫顽电压之下，且不够干扰铁电电容器的“0”状态。因为在“1”状态及“0”状态之间的不同的铁电电容，所以假使铁电电容44是在“1”状态而不是“0”状态，则VMOS会在读取晶体管42的栅极上发生。最好是0.1至1V之间的电压被施加至位元线49，而这个电压典型的是0.5V。在接地56及位元线49之间的电压差会引起漏极至源极电流流经晶体管42，此电流会根据栅极50上的电压而有所不同。因此，在“0”及“1”状态之间的栅极电压的小电压差会造成不同的漏极至源极电流，此电流由存储器的传统检测放大电路所读取。
假使单元被数据“0”程序化，则铁电是在状态B，如图3所示。在读取操作期间，横跨铁电的正电压差及其值可由式(1)及式(2)决定。假使这个正电压较矫顽电压低，则它可破坏负极化的部份，但是不会切换极化。如图3所示，状态B会随着多重读取循环的正脉冲而增加，但是它会在某点E停止，这是根据多少电压被施加及循环数而决定，因此，通常来说，为了读取数据“0”操作及0.5至3V的电压BL，极化会在状态E及状态F之间改变。
假使单元以数据“1”程式化，则铁电是在状态A，如图3所示。正读取电压完全不会干扰到正极化。因此，为了读取数据“1”操作，极化会在状态A及状态G之间改变。
回到式(1)及(2)，为了区分数据“1”及“0”对两个状态而言需要不同的Cf。Cf是铁电电容，或大约是dP/dVf，其为极化的斜率。因此图3中的AG曲线的斜率及EF曲线的斜率之间的差异是用来区分数据“1”及“0”。通常AG的斜率较EF的斜率为小，意味着数据“1”的Cf较数据“0”的Cf小。Cf的差异可由电压或一流检测来检测。
因为每一次铁电元件被读取时，只有小电压被施加至铁电膜，且铁电不会切换。所以，如果假定读取循环数大大的大于写入循环数，对于大部份的存储器应用来说均是这样，则本发明消除了疲乏的问题。
假使在读取操作期间一高电压被施加至驱动节点46，则本发明可被用做为破坏性读出存储器。在此情况中，对“0”状态而言，极化可以回到原点“0”或状态A，如图3所示，在每一个读取后需要有一写回程序。使用一个破坏性读出作用，噪声边缘可被改善。
2、详细的结构图4至图7显示使用本发明及各种存储器单元结构的结合。图4显示使用链单元结构的本发明的较佳实施例。在此实施例中，显示了4×4单元阵元201。也就是说，有4个列260，262，264，及266的单元及4行270，272，274，276的单元。例如，列260包含单元202，204，206及208，而行270包含单元202，203，205及207。每个单元，如202，包括一晶体管，如214，及一电容器，如212。在每个单元中，晶体管与电容器并联连接。也就是说，晶体管214的源极-漏极222是连接到电容器212的一电极216，而另一源极-漏极224是连接到电容器212的另一电极218。晶体管214的栅极220是连接到字元线126。单元，如260列中的202，204，206及208串联连接，因而被称为“链单元”。在此结构中，改变中的相邻单元的晶体管是自源极连接到漏极，而相邻单元的电容器是自电极连接到电极。在最靠近驱动线122的一端的单元202是连接到设定晶体管114的一个源极-漏极234，而另一源极-漏极232是连接到驱动线122。设定晶体管114的栅极230被连接到设定信号线132。在最靠近位元线125的一端的单元208被连接到放大晶体管120的栅极250，而重设晶体管116是横跨前置放大器120连接，其中，一源极-漏极242连接到栅极250，而另一源极-漏极224则连接到放大晶体管120的120的源极-漏极252，放大晶体管120是连接到位元线125。放大晶体管120的另一源极-漏极254是连接到接地256。存储器阵列系统200的操作与对于图1的描述相同，其中，图4的节点124对应图1的节点24，图4的节点128对应图1的节点28，图4的晶体管114对应图1的设定开关14，图4的重设晶体管116对应图1的重设开关16，而图4的放大晶体管120对应图1的前置放大器20。需要被考虑的额外因素为被选择的单元的列的字元线，如126，被保持在低以便被选择的单元的晶体管，如214维持关闭，而未被选取的单元的字元线被维持高以开启对应晶体管并使对应电容器短路。被选取的列，如260的设定晶体管，如114开启而未被选取的列的设定晶体管关闭。
在键单元结构中，单元以串联连接，这将内部连接减低到最小，因而减小单元的大小。若单元链更长，则平均单元大小变得更小。
表2是写入读取单元10的真值表，单元10即是在行“1”列“0”的单元，即是单元204。因为选取了第0列，所以DL1、DL2、DL3、BL1、BL2及BL3皆为低或是0电压且不改变，在此表中WL1为行“1”的单元的字元线信号，WLx为第x个行的字元线信号，DL0及BL0分别为第0列的驱动线及字元线，而SET0及RST0分别为第0列的SET及RST信号。若要选取一特定的单元。施加至字元线的信号WL必须是一低电压，以关闭单元晶体管(假设所有的晶体管为NMOS)，而其他WL必须是高。例如，若要写入或读取单元10，WL1必须是低以关闭在该行中的晶体管，而WL0，WL2，及WL3为高，使得对应行中的晶体管开启，这使晶体管之间的节点短路。在此情况中，在节点249及128之间的所有电压皆会在被选取的单元204两端下降，而其他3个铁电电容器皆被短路；即是在这3个电容两端的电压没有下降。
表2-链单元的写入/读取单元10的真值表若要对单元10写入“1”，DL0被设成数安“1”状态，其约为3V，而BL0被设成低或0V。SET0及RST0皆为数字“1”状态，约为3V，开启了晶体管114及116，使得3V被施加至节点249而节点128接地。因为晶体管214，282，及283皆由施加3V至WL0，WL2及WL3而开启，且晶体管281由施加0V至WL1而关闭，所以在节点249及节点128之间的3V直接到达铁电电容器285的上电极及下电极，或是数据“1”被写入电容器285。如果铁电电容器的矫顽电压约为1V，则3V足够切换铁电。
写入“0”与写入“1”非常相似，但是SET0为0V而RST0为3V。
为读取单元10，就要藉由施加低WL信号而选取“1”行，关闭了晶体管281，同时保持所有其他字元线信号WLx高以开启晶体管214，282及283。SET0为高以开启设定晶体管114，这使施加到DL0的0.5V低电压经过链单元。因为晶体管281关闭，而晶体管214、282及283开启，所以施加到DL0的电压会到达电容器285，而电容器218，286及287为短路。施加到电容器285的电压会使电压施加到节点128，如相对于图2及图3于上描述者，此电压被检测且由晶体管120转换为电流并经由位元线读取。
图5显示4×4链接单元结构。这个结构与图4的链单元结构相似，但是在此，每个单元中的晶体管及铁电电容器以串联连接且每列中的单元以并联连接。例如，在单元302中，晶体管315的栅极329连接到字元线326，源极-漏极323连接到节点349，而另一源极-漏极327连接到电容器312的一电极317。电容器312的另一电极319被连接到节点328。SET开关同314为一晶体管，其栅极330连接到SET线332，一源极-漏极333连接到驱动线322，而另一源极-漏极334是连接到节点349。相似的，重设开关316为一晶体管316，连接于位元线节点324及节点328之间，如对于图1及图4所描述者，前置放大器320为一晶体管320，其栅极350连接到节点328，一源极-漏极352连接到位元线325，而另一源极-漏极354连接到接地356。再者，阵列系统300具有单元阵列301，包含4行370，372，374及376及4列360，362，364，366的存储器单元。例如，列360包括单元302，304，306及308，而行370包括单元302，303，305及307。
图5的链接单元结构的操作与图4的链单元结构的操作相似；但是在此结构中，被选取的字元线信号，如WL0，为高，开启了被选取的晶体管；如315，而未被选取的行的字元线信号为低，关闭了对应晶体管。
图6显示阵列系统400，其中，基本存储器单元，如402，具有一晶体管，如415，及一电容器，如412以串联连接。晶体管415的源极-漏极426连接到节点428，而另一源极-漏极427是连接到电容器412的电极417。电容器412的另一电极连接到驱动线节点449。上述在传统上被称为1T-1C结构。与其他系统相似系统400包括四行470，472，474，475及4列460，462，464，466的单元阵列401。然而，阵列系统400的结构与传统1T-1C结构不同，其中，节点449经由设定开关414(在此实施例为设定晶体管414)，连接到驱动线422(在传统1T-1C结构中有时称为“板线”)。设定晶体管414的一个源极-漏极434是连接到节点449，而另一个源极-漏极433是连接到驱动线422。在此实施例中，SET信号与字元线信号WL相同。例如，设定晶体管414的栅极430连接到字元线432。在此实施例中，重设开关416亦是一晶体管416，且前置放大器420为一晶体管420，而开关416及前置放大器420在位元线节点424及单元/前置放大器节点428之间连接，如对于其他实施例所述的。在此实施例中，检测放大器，如480，是连接到每一个位元线，如425。最好是此种检测放大器与在图1，2，4及图5的实施例中的每一个位元线相关，虽然为了简化而未示于图中。
图6的阵列系统400的操作与图5系统的操作相同，但是DL信号变成BL信号，及反之，或是被认为是数字“1”及“0”被反转。此外，取代对每个列有一不同的信号DL及所有的设定晶体管同时开启或关闭，所有单元都有一DL信号且每个设定开关是由字元线独立控制。这个结合仍允许人控制施加到每个四单元组的设定信号，虽然在此情况中，四个单元为单元列而不是单元列。从上述，熟悉此领域的技术人士可以轻易地推论出图6的阵列系统400的操作，所以我们不再重覆其操作。
图7为存储器单元阵列系统500的1T-1C单元实现，其中RST信号是经由解码器516所施加。在此实施例中，前置放大器为位元线525的电容，其作为所示结构中的电压分割器，显示另一可能变化。除了这些差异，此实施例与图6相似。也就是说，有一存储器单元阵列501，配置于4行570，572，574，576及4列560，562，564及566中；每个单元，如502，包括一晶体管，如515，及铁电电容器，如512以串联连接；有一设定开关如514，连接于驱动或板线522及一电极如519，或每个电容器512之间，其中一设定开关514与每个单元行相关。SET信号是经由字元线532施加，而在解码器516中的重设开关决定经由位元线如525施加至存储器单元如502的电压。阵列系统500的操作与系统400的操作相同，但是重设开关及前置放大器的操作由不同的元件执行，如上述。
在本公开中，术语“列”及“行”为相对术语，以便于公开。也就是说，传统上，行为水平线而列为垂直线，然而，本发明认为在任一阵列中，列可变成行且可变成列，这可由旋转90°，270°等等后，再看阵列而达成。因此，虽然存储器结构被旋转90°，270°等等，如本发明的概述说明及权利要求描述的本发明，并不将其排除在本发明所指的结构的范围外。
图8是一方块图，显示示例的集成电路存储器636，其中根据本发明的存储器阵列系统，如200，300，400及500被使用。为了简化起见，所示的实施例为16K×1 FeRAM；然而，材料可用于不同大小及型式的存储器。在所示的16K实施例中，有7个地址输入线638，其连接到一行地址寄存器639及一列地址寄存器640。行地址寄存器639是经由7条线642连接到行解码器641，而列地址寄存器640是经由7条线644而连接到列解码器/数据输入/输出多工器643。行解码器641是经由128条线646而连接到128×128存储器单元阵列645，而列解码器/数据输入输出多工器643是经由128条线647连接到检测放大器679及存储器单元阵列645。信号产生器680经由256条线684连接到阵列645。因为这些线为并联或板线(如上述)，线的数目是根据使用的实施例而决定。例如，假使一共同板线被用于所有的单元，而另一分开的分路(shunt)线被用于每个行，则只需要129条线684。一RAS*信号线648连接到行地址寄存器639，行解码器641，列解码器/数据输入/输出多工器643，及信号产生器680，而CAS*信号线649被连接到列地址寄存器640，列解码器/数据输入/输出多工器643，及信号产生器680。(在此，*代表反转信号。)输入/输出数据线635是连接到列解码器/数据输入/输出多工器643。存储器636亦包括一电源699，其提供标准输出电压Vcc及其他电源至信号产生器680及系统的其它部件。
存储器单元阵列645包含128×128＝16384个存储器单元，其传统上被定为16K。这些单元为以铁电元件为基础的单元，如202，302，402，502等等。线646为字元线，如126，326，432等等。线647为位元线，如325，425，525，等等。
图8中的存储器的操作如下，在线638上的行地址信号A0-A6及列地址信号A7至A13利用RAS*及CAS*信号，由地址寄存器639，640多工化，并被送到行解码器641及列解码器/数据输入/输出多工器643。行解码器641将字元线信号，如WLn信号，置放在字元线646之一上；通常，信号被置放在被寻址的单元的字元线上。根据功能为写入或读取功能，列解码器/数据输入/输出多工器643将在线635上输入的数据信号置放于对应列地址的位元线647之一，或在数据线635上输出在对应列地址的位元线647之一上的信号。这是位元线信号，如上所述的BLm。如现有技术所知，读取功能是在RAS*信号在CAS*信号之前被触发，而写入功能是在CAS*在信号在RAS*信号之前被触发。如此领域中众所周知的是，检测放大器679是沿线647置放，以放大线上的信号。分路线及板线信号，如SLn及CPn信号，是基于CAS*及RAS*信号及一内部晶片时钟而由信号产生器680产生。因此，信号产生器680形成并联系统11，101及701的一部份。在某些存储器中，信号产生器680及行解码器641可能被组合成单一信号产生单元。行解码器641及信号产生器680的电路包括所有产生字元线、分路线，板线信号所需要的电路，包括激发信号。此电路在集成电路存储器设计领域中为已知，而不在此详述，实行上述功能及其他已知的存储器功能所需要的逻辑亦包含在存储器636中，但不在此显示或讨论，因为它并不能直接应用在本发明。
图9显示图4的存储器的另一可能结构，其中，操作读取及写入功能的信号更加分开。这个实施例与图4的实施例基本上是相同的，但是差异如下RL信号是提供于额外线718，重设开关740具有连接到线718的一源极-漏极744；前置放大器720的一源极-漏极连接到线718，而另一源极-漏极754则连接到位元线756。相似地，线718是连接到每个其他重设开关，且单元的其他行的每一个具有携带信号BL1、BL2及BL3的相关位元线757，758及759，这些信号与RL信号分开。此实施例中的读取及写入功能与图4的实施例中的功能基本上相同，但是RL及BL信号分开。图9中的另一结构及信号可应用在图5，6及图7的阵列系统，或是其他使用本发明的适当结构。
本发明的一特征为前置放大器或“读取晶体管”，如42，会使用较现有技术小很多的读取电压。前置放大器20，42、120，320，420可以是晶体管外的很多型式；例如，它可以是做为电压分割器的电容器，二极体，栅序列或其他电路或电路元件。施加到电路以读取一单元的电压，即施加到DL的电压，约为1.2V，通常在0.5至2.0V之间。然而，各自单元看见的读取电压，即是读取时横跨铁电存储器元件的电压，可以小到0.1V，通常为0.1至0.5V，而最好是0.1至0.3V。这个电压通常是一半的矫顽电压或更小，在某些结构中为矫顽电压的三分之一或更少，而最好的是矫顽电压的十分之一至二分之一。因为干扰发生的机率指数地随施加电压减少，矫顽电压的十分之一至二分之一的电压不太会引起干扰。再者，因为读取电压如此小，它对相邻单元的效应很小，以致可不被计算。这些小的读取电压亦大大地减少各自单元的疲乏率。
同时，本发明可允许对存储器的非常小的干扰，亦可增加传统存储器，如破坏性读出存储器的性能。即是。假使存储器与较有可能疲乏及干扰的存储器一同被使用，则允许小信号侦测的增加的性能亦会显著地增加存储器的性能及坚固性。本发明在不考虑疲乏及干扰(由于循环数目小)而数据的精确度很重要的应用中是很有用的。
本发明的另一特征为不同数据状态由不向极化斜率来辨识，而不是由极化差异来辨识。因此，不需要高极化铁电。
本发明的另一特征为可使用单一电源。也就是说，读取及写入电压为小的正值。这显著地简化存储器所需的周边电路。
已描述的本发明的较佳实施例。可了解的是，本发明可在不偏离其精神及重要特征的情况下，可以其他特定型式实现。例如，虽然本发明已由晶体管开关描述，但是其他开关，例如二极体，亦可被使用。其他很多铁电存储器单元结构可与寻址方案一同被使用，例如在本发明背景中讨论的参考例中公开的单元结构。再者，对使用设定开关及重设开关及前置放大器的铁电存储器单元寻址的优点已被公开，因此可设计被公开的原理的变化。例如，在图2，4，5及图6的实施例中，源极-漏极，例如254，原本接地，也可连接到位元线，而另一源极-漏极如252与重设开关116可连接到地，因此本发明实施例为解说性的，而不是限制的。本发明的范围由所权利要求所界定。
权利要求
1.一种铁电存储器(636)，包含一存储器单元(12，202，302，402)，及一电路(11，211，311，411)，用于读取及写入该存储器单元，其中用于读取及写入的该电路包括一驱动线(22，122，322，422)，其上置有用于写入信息至该存储器单元的电压，一位元线(25，125，325，425)，其上置有欲自存储器单元读出的信息，一前置放大器(20，42，120，320，420)，在存储器单元及位元线之间，一设定开关(14，114，314，414)，连接在驱动线及存储器单元之间，及一重设开关(16，116，316，416)，连接至该存储器单元。
2.如权利要求1的铁电存储器，其中该前置放大器包含一晶体管(42，120，320，420)，其具有一栅极(50，250，350等)及一对源极-漏极(52，54，252，254，352，354等)，其中，该存储器单元连接到该栅极，而源极-漏极之一连接到该位元线。
3.如权利要求2的铁电存储器，其中重设开关为一晶体管(116，316，416)，其具有一对重设源极-漏极(242，244)，其中，一重设源极-漏极连接到存储器单元而另一重设源极-漏极连接到前置放大器晶体管的一源极-漏极。
4.如权利要求1或2的铁电存储器，其中设定开关为一晶体管(114，314，414，514)，其具有一对设定源极-漏极(232，234，333，334，443，434)，其中，一设定源极-漏极连接到该存储器单元，而另一设定源极-漏极连接到驱动线。
5.如权利要求1或2的铁电存储器，其中重设开关为一晶体管(116，316，416)，其具有一对重设源极-漏极(242，244)，其中一重设源极-漏极连接到存储器单元，而另一重设源极-漏极连接到位元线。
6.如权利要求1，2或3中任一个的铁电存储器，其中该重设开关在存储器单元及位元线之间与前置放大器并联连接。
7.一种铁电存储器(636)，包含多个存储器单元(12，201，301，401，501)及一电路(11，211，311，411，511)，用于写入及读取该存储器单元，其中，每个存储器单元包含存储器单元晶体管(214)及铁电电容器(212)，该存储器单元晶体管及铁电电容器并联连接。
8.如权利要求7的铁电存储器，其中用于读取及写入的电路包括多个读取晶体管(120等)，每一个读取晶体管包括一栅极(250)，该栅极连接到该存储器单元之一；重设信号(BL0)源；及多个重设开关(116)，每一个重设开关连接到重设信号源及读取晶体管的栅极之间。
9.如权利要求8的铁电存储器，其中该重设开关为重设晶体管，每一个重设晶体管具有一对重设源极-漏极(242，244)，其中一重设源极-漏极连接到重设信号源，而另一重设源极-漏极则连接到读取晶体管的栅极。
10.如权利要求7或8的铁电存储器其中读取及写入电路进一步包括一设定信号(DL0)源；及多个设定开关(114等)，每个设定开关串联连接于存储器单元之一及设定信号源之间。
11.如权利要求10的铁电存储器，其中，设定开关为设定晶体管，每一个设定晶体管具有一对设定源极-漏极(232，234)，其中，一设定源极-漏极连接到设定信号源，而另一设定源极-漏极则连接到存储器单元之一。
12.如权利要求1，2，3，7，8或9中任一个的铁电存储器，其中，该存储器为一非破坏性的读出存储器。
13.如权利要求1，2，3，7，8或9中任一个的铁电存储器，其中，该存储器为一破坏性读出存储器。
14.一种读取铁电存储器(636)的方法，该存储器包括一存储器单元(44，202，302，402，502)，其包括具有矫顽电压的铁电存储器元件(44，212，312，412，512)，及连接到存储器单元的导线(24，48，128，328，428，525)，该方法包含下列步骤横跨铁电存储器元件置放一电压，此电压小于矫顽电压；及在导线上检测一电压。
15.如权利要求14的方法，其中该电压在0.1至0.5V的范围内。
16.如权利要求14的方法，其中该电压在0.1至0.3V的范围内。
17.如权利要求14的方法，其中该电压为矫顽电压的二分之一或更小。
18.如权利要求14的方法，其中该电压为矫顽电压的三分之一或更小。
19.如权利要求14，15，16，17或18的中任一个方法，其中存储器包括一组连接到导线的存储器单元(12，260，360，460，560)，且更进一步包括一重设步骤，用于从存储器单元群组排出噪声。
20.如权利要求19的方法，其中每一个存储器元件包含一铁电电容器(44，212，312，412，512)，而重设步骤包含使在存储器单元群组中的每个铁电电容器的两侧接地。
21.一种读取铁电存储器(636)的方法，该存储器包括一存储器单元(44，202，302，402，502)，其包括一铁电存储器元件，(44，212，312，412，512)，及连接到存储器单元的导线(24，48，128，328，428，525)，该方法包含下列步骤横跨铁电存储器元件置放一第一电压以于该导线之上产生一读取电压；前置放大该读取电压，以在位元线上产生前置放大电压或电流；及检测在位元线上的前置放大电压或电流。
22.如权利要求21的方法，其中第一电压在0.1至0.5V的范围内。
23.如权利要求21的方法，其中，第一电压在0.1至0.3V的范围内。
24.如权利要求21的方法，其中第一电压为铁电存储器元件的矫顽电压的一半或更小。
25.如权利要求21的方法，其中第一电压为铁电存储器元件的矫顽电压的三分之一或更小。
26.一种自铁电存储器(636)排出噪声的方法，该存储器包括一组存储器单元(12，260，360，460，560)，每个存储器单元包括铁电电容器(44，212，312，412，512)，该方法包含使每个铁电电容器的两侧接地。
全文摘要
一种铁电存储器636，包括一组存储器单元645，12，201，301，401，501，每个单元具有一铁电存储器元件44，218，一驱动线，其上置放有写入信息至存储器单元群组的电压；一位元线25，49，125，325，425，525，其上置放有欲自存储器单元组读出的信息，一前置放大器20，42，120，320，420，在存储器单元及位元线之间，一设定开关14，114，314，414，514，连接于驱动线及存储器单元之间，一重设开关16，116，316，416，516，连接于与前置放大器并联的存储器单元。存储器是藉由横跨存储器元件置放一小于铁电存储器元件的矫顽电压的电压而被读取。在读取之前，自单元群组的噪声是藉由使铁电存储器元件的两个电极接地而排放。
文档编号G11C11/22GK1466763SQ01816271
公开日2004年1月7日 申请日期2001年9月25日 优先权日2000年9月25日
发明者陈正, 加藤刚久, 维克拉姆·乔希, 林铬镐, 卡洛斯·A·帕兹德阿罗, 拉里·D·麦克米伦, 嵨田恭博, 大槻达男, A 帕兹德阿罗, D 麦克米伦, 久, 博, 姆 乔希, 男, 正 陈 申请人:塞姆特里克斯公司, 松下电器产业株式会社