专利名称：强感应体存储器及其动作方法和存储器装置的制作方法
技术领域：
本发明涉及强感应体存储器及其动作方法和存储器装置，特别涉及具有强感应体电容器的强感应体存储器及其动作方法和存储器装置。
背景技术：
近年来，强感应体存储器，作为高速、耗电低的非易失性存储器备受关注。为此，对强感应体存储器的研究开发十分投入。图25是以往一般的强感应体存储器的具代表性的电路图，图26是对应于图25的断面构造图。参照图25及图26，这种以往的构造，在半导体基板101的表面上的规定区域形成元件分离区域102。在被元件分离区域102包围的元件形成区域，隔开规定间隔，形成源极区域103及漏极区域104。在位于源极区域103与漏极区域104间的沟道区域上，经栅绝缘膜105，形成构成字线(WL)的栅极106。在漏极区域104，电气连接着位线(BL)113。
此外，在源极区域103，经芯电极108、形成下部电极109。在下部电极109、经强感应体层110、形成构成阳极线(PL)的上部电极111。由该下部电极109、强感应体层110及上部电极111、构成强感应体电容器112。此外，由源极区域103及漏极区域104、及栅绝缘膜105、及栅极106，构成晶体管107。该晶体管107，作为进行存储器单元选择的开关起作用。此外，如图25所示，1个存储器单元100，由1个晶体管107、1个强感应体电容器112构成。
但是，在图25及图26表示的以往的强感应体存储器的构造中，由于1个存储器单元100，由1个晶体管107与1个强感应体电容器112构成，存在存储器单元面积较大的问题。
因此，人们一直在致力开发具有仅用1个强感应体电容器构成1个存储器单元的纯矩阵型的强感应体电容器的强感应体存储器。
图27是以往的纯矩阵型的强感应体存储器的电路图，图28是对应于图27的断面构造图。参照图27及图28，对以往的纯矩阵型的强感应体存储器，在位线(BL)201上，形成强感应体层202。此外，在该强感应体层202上，在与位线201垂直的方向上形成字线(WL)203。由该位线201及强感应体层202及字线203构成强感应体电容器210。在该纯矩阵型强感应体存储器中，如图27所示、1个存储器单元200，仅用1个强感应体电容器210构成。
图29是用来说明用以往的纯矩阵型强感应体存储器的1/2Vcc法进行写入动作时的电压施加方法的电路图，图30是用来说明用以往的纯矩阵型强感应体存储器的1/3Vcc法进行写入动作时的电压施加方法的电路图。
参照图29，为了在以往的1/2Vcc法的场合驱动被选择的存储器单元(选择单元)，在连接选择单元的位线BL1及字线WL1间加上Vcc电压。即亦，在字线WL1上施加电源电压Vcc的同时，在位线BL1上施加0V。此外，在连接非选择的存储器单元(非选择单元)的字线WL0及WL2上，加上0V电压，在连接非选择单元的位线BL0及BL2上，施加1/2Vcc。这样，选择单元上施加Vcc的电压的同时，在非选择单元上施加1/2Vcc。
参照图30，在以往的1/3Vcc法的场合，在字线WL1上施加电源电压Vcc的同时，在位线BL1上施加0V。此外，在连接非易失性存储器单元(非选择单元)的字线WL0及WL2上，加上1/3Vcc电压，在连接非选择单元的位线BL0及BL2上，施加2/3Vcc。这样，选择单元上施加Vcc的电压的同时，在非选择单元上施加1/3Vcc。
以上方面，对选择单元的强感应体层202(参照图28)，分极反转充分饱和，而且，对非选择单元的强感应体层，需要使分极状态几乎不变化。
但是，按照现状，由于强感应体磁滞回线的四方形不充分，如图31所示，在非选择单元中，如1/2Vcc或1/3Vcc接连施加在同方向，会发生称为信息(电荷量)丢失的所谓干扰。如发生这样的干扰，写入非选择单元的信息完全丢失，因此，难以作为强感应体存储器使用。为此，按照现状，图27及图28中表示的纯矩阵型构造的强感应体存储器难以付诸实用。
此外，对以往的1/3Vcc法与1/2Vcc法作比较，在用以往的1/3Vcc法形成的纯矩阵型的强感应体存储器中，由于能将施加在非选择单元上的电位差控制在1/3Vcc，所以，在纯矩阵型的强感应体存储器中，比之1/2Vcc法，可控制非选择单元的分极量的减少。
但是，按照以往的1/3Vcc法，为了使非选择的存储器单元(非选择单元)上施加的电位差为1/3Vcc，在非选择字线及非选择位线上，需要施加1/3Vcc＝k及2/3Vcc＝2k的电压。此时，在选择单元中写入“1”或“0”的数据时，需要有选择地施加Vcc＝3k，2/3Vcc＝2k，1/3Vcc＝1k及0V的4种电位。为此，需要产生前述4种电位的电源系统。此外，需要把由该电源系统发生的4种电位有选择地传输到位线(BL0～BL2)及字线(WL0～WL2)的系统。为此，出现电源系统、以及把该电源系统发生的电位有选择地传输到存储器单元200的系统太复杂的问题。结果，在以往的纯矩阵型强感应体存储器中，存在难以实现小面积、高速化、及耗电低的难题。
发明内容
本发明的目的之一，是提供能提高非选择的存储器单元中的抗干扰性的强感应体存储器。
本发明的另一目的是，通过提高非选择的存储器单元中的抗干扰性，使纯矩阵型的强感应体存储器实用化。
本发明的又另一目的是，提供能提高非选择的存储器单元中的抗干扰性的强感应体存储器的动作方法。
本发明的别的目的是，提供可实现小面积、高速化、及耗电低的存储器装置。
本发明的又一别的目的是，使电源系统、以及把该电源系统发生的电位有选择地传输到存储器单元的系统简化。
本发明的另外的目的是，在前述存储器装置中，既确保与以往的1/3Vcc法同样的抗干扰性，又使位线及字线上施加的电压减少到3种。
为得到前述目的，本发明的第1方面的强感应体存储器，包括位线，与前述位线垂直配置的字线，以及配置在前述位线及前述字线间、含有强感应体电容器及与前述强感应体电容器串联连接的二极管的存储器单元。
在该第1方面的强感应体存储器中，如前所述，由于设置包含强感应体电容器、及与强感应体电容器串联连接的二极管的存储器单元，在二极管中几乎无电流流动的电压范围，二极管的电阻接近无穷大，因此，大部分的电压都降在二极管上，强感应体电容器上几乎没有电压。因此，在数据写入或读出时，如在非选择单元上施加二极管中几乎无电流流动的范围的电压，由于强感应体电容器上几乎没有电压，所以，在纯矩阵型强感应体存储器中，可回避非选择单元的干扰。结果，能提高纯矩阵型强感应体存储器中非选择单元的抗干扰性。这样，有利于纯矩阵型强感应体存储器的实用化。
在前述第1方面的强感应体存储器中，最好，二极管，由二极管的导通电压及击穿电压分别设为Vt及Vb时，由满足|Vt|≠|Vb|的1个二极管构成。
在前述第1方面的强感应体存储器中，最好，在数据写入及读出的至少某一个方面时，在二极管中几乎无电流流动的范围的电压，被施加在非选择的存储器单元。按照这样的构成，可容易地回避非选择单元的干扰。
在前述第1方面的强感应体存储器中，最好，二极管的导通电压及击穿电压分别设为Vt及Vb时，位线与字线间的备用电压，处在(Vt+Vb)＜备用电压＜0的范围。按照这样的构成，与备用电压为0V的方面比，备用电压靠近由强感应体电容器及二极管构成的存储器单元的磁滞回线的中心，所以，与备用电压为0V的方面比，可增强进行写入或读出时的抗杂音能力。此时，最好将备用电压设定在(Vt+Vb)/2。按照这样的构成，可进一步增强进行写入或读出时的抗杂音能力。
在前述第1方面的强感应体存储器中，最好，通过在位线与字线施加非对称的的电压脉冲，进行数据的写入及读出的至少某一项。按照这样的构成，采用第1方面的强感应体存储器，可容易地进行数据的写入或读出。
在前述第1方面的强感应体存储器中，最好，还包括当强感应体电容器上施加绝对值高电压时、产生分极反转的同时，将具有在强感应体电容器上施加绝对值低电压时实质上不产生分极反转的规定的脉冲宽度的脉冲施加到存储器单元用的脉冲施加装置，在数据写入及读出的至少某一个方面时，在被选择的存储器单元上施加具有规定脉冲宽度的绝对值高电压的脉冲的同时，在非选择的存储器单元上施加具有规定的脉冲宽度的绝对值低电压的脉冲。按照这样的构成，对被选择的存储器单元，在可进行写入或读出的同时，对非选择的的存储器单元，几乎可不产生分极反转。结果，可进一步提高非选择的单元中的抗干扰性。此时，脉冲施加装置，也可含有脉冲施加电路。
在前述第1方面的强感应体存储器中，最好，二极管包含通过p型半导体层与n型半导体层的接合形成的p-n结二极管。按照这样的构成，可形成即使经过用来使强感应体层结晶化的热处理也不会使特性变坏的二极管。此时，也可使p型半导体层与n型半导体层包括非晶层。按照这样的构成，可均一地制作微细的p-n结二极管。
在前述第1方面的强感应体存储器中，最好，二极管包含通过形成于半导体基板的p型区域及n型区域的接合形成的p-n结二极管。按照这样的构成，可缩小单元的尺寸，而且可形成即使经过用来使强感应体层结晶化的热处理也不会使特性变坏的二极管。
在第1方面的强感应体存储器中，最好，二极管包含通过导电层与半导体层的接合形成的肖脱基二极管。按照这样的构成，可形成即使经过用来使强感应体层结晶化的热处理也不会使特性变坏的二极管。
此时，构成肖脱基二极管的导电层，含有金属及硅，这些金属，可包括从由Ir、Pt、Ru、Re、Ni、Co及Mo组成的群体中选择的至少一种。此外，构成肖脱基二极管的导电层，含有金属及氮及硅，这些金属，可包括从由Ir、Pt、Ru、Re、Ni、Co及Mo组成的群体中选择的至少一种。按照这样的构成，可形成具热稳定性的肖脱基接合。
此外，在包含通过前述导电层及半导体层的接合形成的肖脱基二极管的强感应体存储器中，构成前述肖脱基二极管的半导体层，可含有非晶层。按照这样的构成，可均一地制作微细的肖脱基二极管。
此外，在前述第1方面的强感应体存储器中，二极管，也可含有形成于半导体基板的p型区域或n型区域、以及通过与p型区域或前述n型区域上形成的导电层的接合形成的肖脱基二极管。按照这样的构成，可缩小单元的尺寸，而且可形成即使经过用来使强感应体层结晶化的热处理也不会使特性变坏的二极管。
本发明的第2方面的强感应体存储器的动作方法，包括位线，与前述位线垂直配置的字线，以及配置在前述位线及前述字线间、包含强感应体电容器及与强感应体电容器串联连接的二极管的存储器单元，通过在位线与字线施加非对称的电压脉冲，进行2值数据的写入或读出。
对于本发明的第2方面的强感应体存储器的动作方法，如前所述，在具备包含强感应体电容器及与强感应体电容器串联连接的二极管的存储器单元的强感应体存储器中，由于通过在位线与字线施加非对称的电压脉冲，进行2值数据的写入或读出，在二极管中几乎无电流流动的电压范围，二极管的电阻接近无穷大，因此，大部分的电压都降在二极管上，强感应体电容器上几乎没有电压。因此，在数据写入或读出时，如在非选择单元上施加二极管中几乎无电流流动的范围的电压，由于强感应体电容器上几乎没有电压，所以，在纯矩阵型强感应体存储器中，可回避非选择单元的干扰。
在本发明的第2方面的强感应体存储器的动作方法中，最好，二极管的导通电压及击穿电压分别设为Vt及Vb时，位线与字线间的备用电压，处在(Vt+Vb)＜备用电压＜0的范围。按照这样的构成，与备用电压为0V的方面比，备用电压靠近由强感应体电容器及二极管构成的存储器单元的磁滞回线的中心，所以，与备用电压为0V的方面比，可增强进行写入或读出时的抗杂音能力。此时，最好将备用电压设定在(Vt+Vb)/2。按照这样的构成，可进一步增强进行写入或读出时的抗杂音能力。
在本发明的第2方面的强感应体存储器的动作方法中，最好，还包括当强感应体电容器上施加绝对值高电压时、产生分极反转的同时，将具有在强感应体电容器上施加绝对值低电压时实质上不产生分极反转的规定的脉冲宽度的脉冲施加到存储器单元用的脉冲施加装置，在数据写入及读出的至少某一个方面时，在被选择的存储器单元上施加具有规定脉冲宽度的绝对值高电压的脉冲的同时，在非选择的存储器单元上施加具有规定的脉冲宽度的绝对值低电压的脉冲。按照这样的构成，对被选择的存储器单元，在可进行写入或读出的同时，对非选择的的存储器单元，几乎可不产生分极反转。结果，可进一步提高非选择的单元中的抗干扰性。
本发明的第3方面的存储器装置，包括位线，与前述位线垂直配置的字线，以及含有与前述位线及前述字线连接、具有磁滞的记忆装置的存储器单元，施加在所述位线及所述字线的电压的种类可至少有3种，包含所述记忆装置的存储器单元的磁滞回线的中心以规定的电位份额从0V偏移。
对于该第3方面的存储器装置，如前所述，由于施加在位线及字线的电压的种类可至少有3种，包含记忆装置的存储器单元的磁滞回线的中心以规定的电位份额从0V偏移，在1个存储器单元上写入、读出2个数据时，可使电压的种类为3种，所以，与需要4种电压的以往的1/3Vcc法比较，可使电源系统、以及把该电源系统发生的电位有选择地传输到存储器单元的系统简化。结果，可实现存储器装置的小面积化、高速化、及耗电低的目标。此外，在作为1个存储器单元上写入、读出3个以上数据的多值存储器使用时，电压的种类多于3种，但此时与1/3Vcc法比较，可减少电压的种类。
在前述第3方面的存储器装置中，最好，在记忆装置中记忆2种数据，包含记忆装置的存储器单元的磁滞回线的中心以规定的电位份额从0V偏移，使施加在位线及字线的电压的种类是3种。按照这样的构成，与记忆2种数据的存储器装置中、需要4种电压的以往的1/3Vcc法比较，可容易地使电源系统、以及把该电源系统发生的电位有选择地传输到存储器单元的系统简化。
在前述第3方面的存储器装置中，最好，数据写入时，从0V偏移规定电位份额的磁滞回线的中心正负实质相反而绝对值相同的电压，被施加在非选择的单元。按照这样的构成，可确保与以往的1/3Vcc法同样的抗干扰性。
在前述第3方面的存储器装置中，最好，记忆装置包含强感应体膜，包含强感应体膜的存储器单元被配置在位线及字线间。按照这样的构成，可容易地得到能实现小面积化、高速化、及耗电低的纯矩阵型的强感应体存储器。
在前述第3方面的存储器装置中，最好，记忆装置包含强感应体膜，包含强感应体膜的存储器单元被设置在场效应管的栅极部分。按照这样的构成，可容易地得到能实现小面积化、高速化、及耗电低的FET型的强感应体存储器。
在前述第3方面的存储器装置中，最好，存储器单元包含串联连接于具有磁滞的记忆装置的二极管。按照这样的构成，能容易地使包含记忆装置的存储器单元的磁滞回线的中心偏移规定的电位份额。
此时，击穿电压的绝对值可大于二极管的顺方向的导通电压的绝对值，且，前述磁滞回线的中心，可仅从0V偏移击穿电压与顺方向的导通电压的绝对值之差的实质1/2的电压份额。
此外，在包含与具有前述磁滞的记忆装置串联连接的二极管的存储器装置中，最好，当数据写入及读出时，在非选择的的存储器单元上施加小于二极管的击穿电压的绝对值的电压。按照这样的构成，能容易地抑制非选择的存储器单元中干扰的发生。
在前述第3方面的存储器装置中，最好，第1数据写入时施加在选择单元的电位差的绝对值，与第2数据写入时施加在选择单元的电位差的绝对值之比约为1∶2，磁滞回线的中心发生从0V的偏移。按照这样的构成，可容易地在记忆2种数据时，使施加在位线及字线的电压的种类为3种。
在前述第3方面的存储器装置中，最好，记忆装置，包含磁滞回线的中心从0V偏移规定的电位份额的强感应体膜，使施加在前述位线及前述字线的电压的种类至少是3种。如采用这样的强感应体膜，就不需要二极管，所以，能使存储器单元的构造更简化。
图1表示本发明的第1实施形态的强感应体存储器的整体构成的电路图。
图2是说明图1中的第1实施形态的强感应体存储器的存储器单元的构成用的示意图。
图3是说明第1实施形态的强感应体存储器的效果图。
图4是说明第1实施形态的强感应体存储器的电压施加方式用的电路图。
图5是说明第1实施形态的变形例的强感应体存储器的电压施加方式用的电路图。
图6表示有关强感应体层的分极反转量的脉冲应答特性图。
图7表示本发明的第3实施形态的强感应体存储器的存储器单元的构造的剖视图。
图8表示图7的第3实施形态的存储器单元的构造转动90°方向上看到的剖视图。
图9表示图7及图8的第3实施形态的变形例的存储器单元的二极管部分的构造的剖视图。
图10表示本发明的第4实施形态的强感应体存储器的存储器单元的构造的剖视图。
图11表示图10的第4实施形态的存储器单元的构造转动90°方向上看到的剖视图。
图12表示图10及图11的第4实施形态的变形例的存储器单元的二极管部分的剖视图。
图13是说明本发明的第4实施形态的肖脱基二极管的热稳定性用的相关图。
图14是说明本发明的第4实施形态的肖脱基二极管的热稳定性用的相关图。
图15表示本发明的存储器单元的磁滞回线的特性图。
图16是说明使用图15的存储器单元制作的纯矩阵型强感应体存储器的电压施加方式用的电路图。
图17是说明本发明第5实施形态的纯矩阵型强感应体存储器的电压施加方式用的电路图。
图18表示构成图17的纯矩阵型强感应体存储器的存储器单元的齐纳二极管的I-V(电流—电压)静特性的模拟波形的特性图。
图19表示构成图17的纯矩阵型强感应体存储器的存储器单元的强感应体电容器的磁滞回线的模拟波形的特性图。
图20表示图17的纯矩阵型强感应体存储器的存储器单元的磁滞回线的模拟波形的特性图。
图21表示本发明的第7实施形态中使用的MFSFET(Metal FerroelectricSemiconductor Field Effect Transistor)型的强感应体存储器的存储器单元构造的剖视图。
图22是由图21的MFSFET构成的存储器单元的等效电路图。
图23是由本发明的第7实施形态的MFSFET及齐纳二极管构成的存储器单元的等效电路图。
图24是说明包含图23的存储器单元的FET型强感应体存储器的电压施加方式用的电路图。
图25是以往最常用的1T1C型的强感应体存储器的典型的电路图。
图26是与图25的电路图对应的断面构造图。
图27表示以往的纯矩阵型的强感应体存储器的存储器单元排列的电路构成的电路图。
图28是图27的以往的纯矩阵型的强感应体存储器的断面构造图。
图29是说明以图27及图28的以往的纯矩阵型的强感应体存储器的1/2Vcc法进行写入动作时的电压施加状态用的电路图。
图30是说明以图27及图28的以往的纯矩阵型的强感应体存储器的1/3Vcc法进行写入动作时的电压施加状态用的电路图。
图31是说明以往的纯矩阵型的强感应体存储器的问题点用的强感应体磁滞特性的图。
具体实施形态下面，参照附图对本发明的具体实施形态进行说明。
(第1实施形态)首先，参照图1及图2，对第1实施形态的纯矩阵型的强感应体存储器的整体构成作说明。在第1实施形态的强感应体存储器中，存储器单元阵列50是将多个存储器单元1配置成矩阵状构成的(在图1中，为说明方便，只表示9个存储器单元)。构成各存储器单元1的强感应体电容器2的一方的端子，与位线BL0～BL2连接，强感应体电容器2的他方的端子，与二极管3的一方的端子连接。二极管3的他方的端子，与字线WL0～WL2连接。即亦，在第1实施形态中，存储器单元1，由强感应体电容器2、以及与强感应体电容器2串联连接的1个二极管3构成。此外，关于二极管3，将在后面详述。
各字线WL0～WL2，与行译码器31连接。此外，各位线BL0～BL2，与列译码器32连接。
由外部指定的行地址及列地址，被输入到地址接收器33。该行地址及列地址，从地址接收器33被传输到地址锁存器34。地址锁存器34锁存的各地址中，行地址，经地址缓冲器35向行译码器31传输，列地址，经地址缓冲器35向列译码器32传输。
行译码器31，在各字线WL0～WL2中，选择对应于由地址锁存器34锁存的行地址的字线，根据动作模式控制各字线的电位。
列译码器32，在各位线BL0～BL2中，选择对应于由地址锁存器34锁存的列地址的位线，根据动作模式控制各位线的电位。
此外，行译码器31及列译码器32，各自包含在各字线WL0～WL2及各位线BL0～BL2上施加电压脉冲用的脉冲施加电路41及脉冲施加电路42。
由外部指定的数据，被输入数据接口36。该数据，经从数据接口36输入的缓冲器37被传输到列译码器32。列译码器32，将各位线BL0～BL2的电位控制在与该数据对应的电位上。
从任意的存储器单元1读出的数据，从各位线BL0～BL2经列译码器32被传输到读出放大器38。读出放大器38是电压读出放大器。用读出放大器38判断的数据，从输出缓冲器39经数据接口36向外部输出。
此外，由控制磁心电路40控制前述各电路(31～39，41，42)的动作。
这里，构成第1实施形态的存储器单元1的二极管3，如图2所示，具有在顺方向特性中是电流开始流动的电压的正的导通电压Vt，以及绝对值大于导通电压Vt、在逆方向特性中击穿的负的击穿电压Vb。相对于该存储器单元1的两端的施加电压V的电荷量Q，如图3所示。此时，以(Vt+Vb)/2为中心，在Vb≤V≤Vt的电压V，施加电压几乎都加在二极管上。即亦，前述范围的电压V中，二极管3中几乎没有电流，所以，二极管3的电阻接近无穷大。因此，施加电压几乎都降在二极管3上，强感应体电容器2上几乎没有电压。
参照图3，在第1实施形态中，满足(Vt+Vb)/2≥1/2Vcc，且，待机时的备用电压为(Vt+Vb)/2时，设定电源电压Vcc，使在(Vt+Vb)/2+Vcc时成为进行充分分极反转的电压。此时，(Vt-Vb)/2≥1/2Vcc，在存储器单元1上施加(Vt+Vb)/2±1/2Vcc时，表示二极管3中几乎没有电流流动的电源电压Vcc的条件。
图4是说明本发明第1实施形态的强感应体存储器的电压施加方式用的电路图。参照图4，在第1实施形态中，在选择单元上施加(Vt+Vb)/2+Vcc或(Vt+Vb)/2-Vcc的电压脉冲的同时，在非选择单元上施加(Vt+Vb)/2±1/2Vcc的电压脉冲。在该选择单元施加的(Vt+Vb)/2+Vcc及(Vt+Vb)/2-Vcc，以0V为中心时，是非对称的电压脉冲。此外，如在非选择单元上施加的(Vt+Vb)/2+1/2Vcc及(Vt+Vb)/2-1/2Vcc，也以0V为中心时，是非对称的电压脉冲。如施加这样的非对称的的电压脉冲，在选择单元可通过分极反转进行数据的写入或读出的同时，在非选择单元的强感应体电容器2上几乎没有电压施加。这样，可回避非选择单元中的干扰。
此外，在前述的第1实施形态，待机时将施加在各单元的电压的备用电压设定为(Vt+Vb)/2的同时，在选择单元上施加备用电压中加入±Vcc的电压。且，在非选择单元上施加备用电压中加入±Vcc的电压。这样，在不进行读出或写入时，对备用电压即使产生(Vt-Vb)/2内的电压变动，由于在二极管3上几乎没有电流流动，所以，在强感应体电容器2上几乎不施加电压。结果，与备用电压电压为0V时比较，可提高抗杂音性。
在第1实施形态，如前所述，由于设置包含强感应体电容器2、及与强感应体电容器2串联连接的1个二极管3的存储器单元1，在二极管3中几乎无电流流动的电压范围，二极管3的电阻接近无穷大，因此，大部分的电压都降在二极管3上，强感应体电容器2上几乎没有电压。因此，在数据写入或读出时，如在非选择单元上施加二极管3中几乎无电流流动的范围的前述电压，由于强感应体电容器2上几乎没有电压，所以，在纯矩阵型强感应体存储器中，可回避非选择单元的干扰。结果，有利于纯矩阵型强感应体存储器的实用化。
图5是说明第1实施形态的变形例的强感应体存储器的电压施加方式用的电路图。参照图5，在第1实施形态的变形例中，满足(Vt-Vb)/2≥1/3Vcc，且，待机时的备用电压为(Vt+Vb)/2时，设定电源电压Vcc，使在(Vt+Vb)/2+Vcc时成为进行充分分极反转的电压。此时，(Vt-Vb)/2≥1/3Vcc，在存储器单元1上施加(Vt+Vb)/2±1/3Vcc时，表示二极管3中几乎没有电流流动的电源电压Vcc的条件。
此外，在第1实施形态的变形例中，如图5所示，在选择单元上施加(Vt+Vb)/2+Vcc或(Vt+Vb)/2-Vcc的电压脉冲，同时在非选择单元上施加(Vt+Vb)/2±1/3Vcc的电压脉冲。在该选择单元施加的(Vt+Vb)/2+Vcc及(Vt+Vb)/2-Vcc，在以0V为中心时，是非对称的电压脉冲。此外，在非选择单元上施加的(Vt+Vb)/2+1/3Vcc及(Vt+Vb)/2-1/3Vcc，以0V为中心时，也是非对称的电压脉冲。如施加这样的非对称的的电压脉冲，在选择单元可通过分极反转进行数据的写入或读出，同时在非选择的强感应体电容器2上几乎没有电压施加。这样，可回避非选择单元中的干扰。
此外，在前述的第1实施形态的变形例中，与第1实施形态一样，将待机时的备用电压设定为(Vt+Vb)/2的同时，在选择单元上可施加备用电压±Vcc，在非选择单元可施加备用电压±1/3Vcc。
(第2实施形态)在第2实施形态，对在二极管3中能使电流流动的电压被施加在非选择单元时，抑制非选择单元的干扰的方法进行说明。
即亦，在前述第1实施形态，对非选择的单元中，以备用电压(Vt+Vb)/2为中心，由于施加成为Vb≤V≤Vt的电压V，在非选择单元的二极管3中几乎没有电流，所以，施加电压几乎都降在二极管3上。对此，在第2实施形态中，满足(Vt-Vb)/2＜1/2Vcc，且，即使设定电源电压Vcc时，在(Vt+Vb)/2+Vcc时成为进行充分分极反转的电压，对抑制干扰的方法进行说明。此时，(Vt-Vb)/2＜1/2Vcc，在存储器单元1上施加(Vt+Vb)/2±1/2Vcc时，表示二极管3中有电流流动的电源电压Vcc的条件。
如前那样设定的第2实施形态的电源电压Vcc中，如图4所示，在选择单元上施加(Vt+Vb)/2±Vcc，在非选择单元上施加(Vt+Vb)/2±1/2Vcc的电压脉冲。此时，在该选择单元的强感应体电容器2上施加的(Vt-Vb)/2+Vcc或(Vt-Vb)/2-Vcc。此外，在非选择单元，与第1实施形态不同，由于在二极管3中有电流流动，所以，在非选择的单元的强感应体电容器2上，施加有(Vt-Vb)/2+1/2Vcc或(Vt-Vb)/2-1/2Vcc的电压。
图6，是表示在采用SrBi2Ta2O9(SBT)膜作为强感应体层的强感应体电容器上施加脉冲时的脉冲宽度与分极反转电荷量间的关系的图。从图6可知，当脉冲宽度小于70nsec、施加电压高时(例如，大于1.6V)，分极反转电荷量成为14μC/cm2～15μC/cm2，几乎饱和。对此，当脉冲宽度小于70nsec、施加电压低时(例如，小于0.6V)，几乎不产生分极反转。这样，当脉冲宽度比较短时，相对于在高电压下在强感应体层产生分极反转，在低电压下几乎不产生分极反转。
在该第2实施形态，利用前述特性，把具有当存储器单元1的强感应体电容器2上施加(Vb-Vt)/2+Vcc或(Vt-Vb)/2-Vcc左右的绝对值高电压时产生充分的分极反转、当施加(Vb-Vt)/2+1/2Vcc或(Vt-Vb)/2-1/2Vcc左右的绝对值低电压时几乎不产生分极反转那样的脉冲宽度的脉冲施加到存储器单元1上。这样，在二极管3中使电流流动的电压被施加在非选择单元时，也能抑制非选择单元的干扰。
此外，前述那样的脉冲，可以用图1的脉冲施加电路41及42进行施加。此时的脉冲施加电路41及42是本发明的“脉冲施加装置”的一例。
此外，在前述第2实施形态的电源电压Vcc，作为第2实施形态的变形例，如图5所示，在选择单元上可施加(Vt+Vb)/2±Vcc，在非选择单元上可施加(Vt+Vb)/2±1/3Vcc的电压脉冲。此时，在选择单元的强感应体电容器2上，施加(Vb-Vt)/2+Vcc或(Vt-Vb)/2-Vcc的电压。此外，在非选择单元的强感应体电容器2上施加(Vb-Vt)/2+1/3Vcc或(Vt-Vb)/2-1/3Vcc的电压。在这第2实施形态的变形例中，把具有在存储器单元1的强感应体电容器2上施加(Vb-Vt)/2+Vcc或(Vt-Vb)/2-Vcc左右的绝对值高电压时产生充分的分极反转、在施加(Vb-Vt)/2+1/3Vcc或(Vt-Vb)/2-1/3Vcc左右的绝对值低电压时几乎不产生分极反转那样的脉冲施加到存储器单元1上。这样，在二极管3中使电流流动的电压被施加到非选择单元时，也能抑制非选择单元的干扰。
(第3实施形态)参照图7及图8，这第3实施形态中，作为与构成存储器单元1(参照图1)的强感应体电容器2连接的二极管3，采用硅基板上形成的p-n结二极管。具体是，如图7所示，在硅基板61的表面上的规定区域，用STI(Shallow TrenchIsolation)法形成元件分离膜62。在位于元件分离膜62间的硅基板61的表面，形成n型区域63。在n型区域63中形成p型区域64。利用p型区域64及n型区域63，构成第3实施形态的p-n结二极管。
此外，形成层间绝缘膜65，使覆盖全面。层间绝缘膜65的的触点孔65a内形成能与p型区域64电气连接的芯电极66。在芯电极66上，形成下部电极67。此外，在下部电极67上，通过由SBT膜等构成的强感应体层68形成上部电极69。这下部电极67与强感应体层68与上部电极69被用来构成第3实施形态的强感应体电容器。
在第3实施形态，如前所述，通过在硅基板61上形成p-n结二极管，可减小单元尺寸，同时，即使对强感应体层68的结晶化用的600℃以上的热处理，也能形成特性不错的二极管。
图9是表示图7及图8的第3实施形态的变形例的存储器单元的二极管部分的构造的剖视图。这第3实施形态的变形例中，如图9所示，利用2个电极71及72、及配置在电极71及72间的p型半导体薄膜73及n型半导体薄膜74，形成p-n结二极管。此时，p型半导体薄膜73及n型半导体薄膜74，用非晶半导体层及多结晶半导体层形成。特别是，非晶半导体层，由于没有结晶粒场，所以，即使在微细构造的制作中也能实现二极管特性的均一化。作为非晶半导体层，例如可使用非晶硅等。
(第4实施形态)参照图10及图11，在这第4实施形态中，作为与构成存储器单元1(参照图1)的强感应体电容器2连接的二极管3，采用形成于硅基板81上的肖脱基二极管。具体是，如图10所示，在硅基板81上的规定区域，形成用STI法生成的元件分离膜82。在位于元件分离膜82间的硅基板81的表面，形成n+型区域83。在n+型区域83中形成n型区域84。在n型区域84形成导电层86。在n型区域84与导电层86的界面形成肖脱基壁垒。这样，利用n型区域84与导电层86，构成第4实施形态的肖脱基二极管。此外，也可以将图10及图11中的n+型区域83及n型区域84分别变更为p+型区域及p型区域，构成肖脱基二极管。
此外，形成层间绝缘膜85，以覆盖导电层86及元件分离膜82。层间绝缘膜85的的触点孔85a内形成能与导电层86连接的芯电极87。在芯电极87上，形成下部电极88。在下部电极88上，通过由SBT膜等构成的强感应体层89形成上部电极90。下部电极88与强感应体层89与上部电极90被用来构成第4实施形态的强感应体电容器。
在第4实施形态，如图10及图11所示，通过在硅基板81上形成肖脱基二极管，可减小单元尺寸。
图12是表示图10及图11中的第4实施形态的变形例的存储器单元的二极管部分的剖视图。这第4实施形态的变形例中，如图12所示，利用n型或p型半导体层93与半导体层92的接合形成肖脱基二极管。在与n型或p型半导体层93的导电层92反对侧的面上，形成电极94。此时，n型或p型半导体层93，用多结晶半导体层及非晶半导体层形成。特别是，非晶半导体层，由于没有结晶粒场，所以，即使在微细构造的制作中也能实现二极管特性的均一化。作为非晶半导体层，例如可使用非晶硅等。
此外，关于肖脱基二极管，在半导体元件制造工艺中需要热稳定性，使导电层及半导体层间的界面的相互扩散中不出现欧姆特性。图13及图14是分别表示对IrSi/多晶硅样品及IrSiN/多晶硅样品进行800℃的热处理后的各组成的深度方向的剖面图。
从图13及图14可知，在800℃的高温处理后，在IrSi/多晶硅界面及IrSiN/多晶硅界面，不出现明显的相互扩散现象，导电层的IrSi或IrSiN、与半导体层的多晶硅的接合在热的条件下表现稳定。此外，这样热稳定的接合，可借助含有Ir、Pt、Ru、Re、Ni、Co及Mo中的至少一种及硅的导电物、或含有Ir、Pt、Ru、Re、Ni、Co及Mo中的至少一种、硅、及氮的导电物制得。
(第5实施形态～第7实施形态)以下，根据附图，对本发明的第5～第7实施形态及对应于第5～第7实施形态的本发明的概念进行说明。
参照图15及图16，首先，对对应于第5～第7实施形态的本发明的概念进行说明。
如图15所示，本发明中将存储器单元1a(参照图16)的磁滞回线的中心，从纵轴Q与横轴的交点(原点0V)在负的电极方向上偏移k的份额。此时，在选择单元写入数据“1”需要的电位差是2k，写入数据“0”需要的电位差是-4k。即亦，存储器单元1a的磁滞回线的中心发生偏移，使得在这个存储器单元1a中，写入数据“1”时施加在选择单元的电位差的绝对值、与写入数据“0”时施加在选择单元的电位差的绝对值之比为1∶2。因此，如图16所示，在位线(BL1～BL3)及字线(WL1～WL3)上施加的电压的种类，是0V、2k、4k的3种。例如，k＝1/3Vcc时，施加的电压的种类，是0V、2/3Vcc及4/3Vcc的3种。
本发明中，采用具有前述那样的磁滞回线的存储器单元1a，构成如图16所示那样的纯矩阵型强感应体存储器。具体地说，在相互垂直配置的位线(BL1～BL3)及字线(WL1～WL3)的交点上，存储器单元1a被配置成矩阵状。此外，经字线(WL1～WL3)及位线(BL1～BL3)，在存储器单元1a上设置施加规定电位差用的电源系统，以及有选择地将该电源系统发生的电位传输到存储器单元1a的系统(未画出)。
下面，对前述本发明的纯矩阵型强感应体存储器的写入动作进行说明。此外，这里对k＝1/3Vcc的方面作说明。
首先，在备用电压状态，存储器单元1a的两端为同一电位。且，在选择单元写入数据“1”时，如图15及图16所示，在位线BL2施加0V的电压，同时在字线WL2施加2k＝2/3Vcc的电压。且，在位线BL1及BL3施加2k＝2/3Vcc的电压，同时在字线WL1及WL3施加0V的电压。此时，在选择单元上施加2k＝2/3Vcc的电压。这样，选择单元的分极状态，移向如图15所示的点C。然后，对存储器单元1a的两端再取同一电位时，选择单元的分极状态，移到如图15所示的“1”。这样，在选择单元可写入“1”。
另一方面，在选择单元写入“0”时，如图15及图16所示，在位线BL2施加4k＝4/3Vcc的电压，同时在字线WL2施加0V的电压。且，在位线BL1及BL3施加2k＝2/3Vcc的电压，同时，在字线WL1及WL3施加2k＝2/3Vcc的电压。此时，在选择单元施加-4k＝-4/3Vcc的电压。这样，选择单元的分极状态，移向如图15所示的点D。然后，对存储器单元1a的两端再取同一电位时，选择单元的分极状态，移到如图15所示的“0”。这样，在选择单元可写入“0”。
本发明的纯矩阵型强感应体存储器中，如前所述，存储器单元1a的磁滞回线的中心偏移k的份额，使得位线(BL1～BL3)及字线(WL1～WL3)上施加的电压的种类是3种。与需要4种电压的以往的1/3Vcc法比较，可使电源系统，以及有选择地将该电源系统发生的电位传输到存储器单元1a的系统简化。结果，可实现存储器装置的小面积化、高速化、及耗电低的目标。在图15及图16中体现的本发明概念的纯矩阵型的强感应体存储器的方面，由于在位线(BL1～BL3)及字线(WL1～WL3)上有选择地施加4k＝4/3Vcc、2k＝2/3Vcc或0V的3种电位，在选择单元可写入任意的数据。
此外，本发明中，如图16所示，在非选择单元写入数据“1”时施加0V或一2k(＝-2/3Vcc)，写入数据“0”时施加-2k(＝-2/3Vcc)或0V，因此，降在非选择单元上的电位差是0V或-2k，这是“离磁滞回线的中心之差”的点，按照以往的1/3Vcc法，分别与降在非选择单元的1/3Vcc＝k、-1/3Vcc＝-k对应。这样，可确保与以往的1/3Vcc法同样的抗干扰性。结果，不但确保与以往的1/3Vcc法同样的抗干扰性，而且可使位线(BL1～BL3)及字线(WL1～WL3)上施加的电压减少到3种。
下面，对将前述本发明的概念具体化的第5～第7实施形态进行说明。
(第5实施形态)首先，参照图17，对第5实施形态的纯矩阵型强感应体存储器的构成进行说明。在第5实施形态中，如图17所示，存储器单元11，由齐纳二极管12及强感应体电容器13构成。且，齐纳二极管12的一方端子及强感应体电容器13的一方端子，分别与字线(WL1～WL3)及位线(BL1～BL3)连接。此外，经字线(WL1～WL3)及位线(BL1～BL3)，设置着在存储器单元11上施加规定电位差用的电源系统(未画出)、以及有选择地将该电源系统发生的电位传输到存储器单元11的系统(未画出)。此外，齐纳二极管12，是本发明的“二极管”的一例，强感应体电容器13，是本发明的“记忆装置”的一例。
第5实施形态中，利用与强感应体电容器13串联连接的齐纳二极管12具有的整流特性，使存储器单元11的磁滞回线的中心在负的电位方向偏移。即亦，构成存储器单元11的齐纳二极管12的整流特性，如图18所示，顺方向的导通电压为0.7V，逆方向的击穿电压为-3.2V。此外，构成存储器单元11的强感应体电容器13，对于如图19所示的Q-V的原点几乎对称，即亦，具有以Q-V的原点((Q，V)＝(0，0))为中心的磁滞回线。即亦，磁滞回线的点对称的中心，是磁滞回线的中心。由于该齐纳二极管12与强感应体电容器13串联连接，如图20所示，利用齐纳二极管12的整流特性，可使存储器单元11的磁滞回线的中心偏移。这样，可得到具有写入数据“1”需要的电位差是2.5V、写入数据“0”需要的电位差是-5V的磁滞回线的存储器单元11。这样，在位线(BL1～BL3)及字线(WL1～WL3)上施加的电压的种类，是0V，2.5V及5V的3种。
下面，对前述第5实施形态的纯矩阵型的强感应体存储器的写入动作进行说明。
首先，在备用状态，存储器单元11的两端为同一电位。且，在选择单元写入数据“1”时，如图17所示，在位线BL2施加0V电压，同时在字线WL2施加2.5V的电压。且，在位线BL1及BL3施加2.5V的电压，同时在字线WL1及WL3施加0V的电压。此时，在选择单元上施加2.5V的电压。这样，选择单元的分极状态，移向如图20所示的C1点。然后，对存储器单元11的两端再取同一电位时，选择单元的分极状态，移到如图20所示的“1”。这样，在选择单元可写入“1”。
另一方面，在选择单元写入“0”时，如图17所示，在位线BL2施加5V的电压，同时在字线WL2施加0V的电压。且，在位线BL1及BL3施加2.5V的电压，同时，在字线WL1及WL3施加2.5V的电压。此时，在选择单元施加-5V的电压。这样，选择单元的分极状态，移向如图20所示的D1点。然后，对存储器单元11的两端再取同一电位时，选择单元的分极状态，移到如图20所示的“0”。这样，在选择单元可写入“0”。
在第5实施形态的纯矩阵型强感应体存储器中，如前所述，利用齐纳二极管12使存储器单元11的磁滞回线的中心偏移，使得位线(BL1～BL3)及字线(WL1～WL3)上施加的电压的种类，是3种(0V，2.5V，5V)，与需要4种电压的以往的1/3Vcc法比较，可使电源系统，以及有选择地将该电源系统发生的电位传输到存储器单元11的系统简化。结果，可实现存储器装置的小面积化、高速化、及耗电低的目标。
此外，作为读出动作，使选择位线预先充电为0V，成为悬浮状态。且，在选择字线上施加2.5V的状态下，可通过检出选择位线的电位，进行数据“0”或“1”的判断。
(第6实施形态)在图17所示的第5实施形态中，施加在位线(BL1～BL3)及字线(WL1～WL3)的电压为0V、2.5V、5V，在非选择单元上施加0V或2.5V的电压，但在第6实施形态中，施加在非选择单元的电压，是将低于齐纳二极管12的逆向击穿电压的绝对值(3.2V)的电压的别的电压施加在位线(BL1～BL3)及字线(WL1～WL3)上。以下，作详细说明。
例如，取位线(BL1～BL3)及字线(WL1～WL3)上施加的电压为0V、Vcc1、Vcc2，取构成选择单元的齐纳二极管12的顺方向的导通电压的绝对值为Va’，取逆方向击穿电压的绝对值为Vb’，取选择单元的强感应体电容器13上施加的电压的绝对值为Vc’。此外，Vc’，取写入数据“1”时与写入数据“0”时相同的值。如前所述，在第6实施形态中，把图17所示的第5实施形态的位线(BL1～BL3)及字线(WL1～WL3)上施加的电压的值2.5V及5V分别变更为Vcc1及Vcc2。
即亦，在这第6实施形态中，在选择单元写入数据“1”时，在位线BL2上施加0V的电压，同时，在字线WL2上施加Vcc1的电压。且，在与非选择单元连接的位线BL1及BL3上，施加Vcc1的电压，同时，在字线WL1及WL3上施加0V的电压。这样，在选择单元写入数据“1”时，施加在选择单元的电压Vcc1，用下式(1)表示。此外，写入数据“1”时，施加在非选择单元的电压是0V或-Vcc1。
Vcc1＝Va’+Vc’…(1)此外，在选择单元写入数据“0”时，在位线BL2上施加Vcc2的电压，同时，在字线WL2上施加0V的电压。且，在与非选择单元连接的位线BL1及BL3上，施加Vcc1的电压，同时，在字线WL1及WL3上施加Vcc1的电压。这样，在选择单元写入数据“0”时，施加在选择单元的电压Vcc2，用下式(2)表示。此外，写入数据“0”时，施加在非选择单元的电压是0V、-Vcc1或-(Vcc2-Vcc1)。
Vcc2＝Vb’+Vc’…(2)此外，如前所述，在写入数据“0”或数据“1”时，施加在非选择单元的电压Vd1～Vd3，以下式(3)～(5)表示。
Vd1＝0V…(3)Vd2＝-Vcc1 …(4)Vd3＝-(Vcc2-Vcc1) …(5)这里，式(5)的非选择单元上施加的电压Vd3的绝对值(Vcc2-Vcc1)，由前式(2)-式(1)，以下式(6)表示。
Vcc2-Vcc1＝Vb’-Va’…(6)参照前述式(6)，由于顺方向的导通电压Va’大于0，Vb’-Va’＜Vb’。这样，施加在非选择单元的电压Vd3的绝对值(Vcc2-Vcc1)，比齐纳二极管12的逆方向的击穿电压Vb’低。
此外，设定施加电压，使得施加在前述式(4)中的非选择单元上的电压Vd3的绝对值Vcc1，满足下式(7)。
Vcc1＜Vb’…(7)这样，施加在非选择单元的电压Vd1～Vd3，全部低于构成非选择单元的齐纳二极管12的逆方向击穿电压Vb，所以，非选择单元的齐纳二极管12断开。这样，可抑制非选择单元的干扰。
此外，将前述式(1)代入前述式(7)，如下式(8)表示的那样，可求出在构成非选择单元的强感应体电容器13上施加的电压Vc的条件。
Vc’＜Vb’-Va’…(8)此外，在前述第5实施形态中，取Va’＝0.7V，Vb’＝3.2V，通过设定Vcc1＝1/2Vcc2，按照前述式(6)，Vcc1＝2.5V，Vcc2＝5V，Vc’＝1.8V。此时，如前所述，为使非选择单元的齐纳二极管12断开，Vcc1应比Vb’＝3.2V小，如Va’＝0.7V，按照前述式(1)，Vc’应小于2.5V。因此，在该第6实施形态中，采用具有Va’＝0.7V，Vb’＝3.2V的特性的齐纳二极管，取Vcc1＝2.7V时，Vcc2＝5.2V、Vc’＝2.0V。此时，施加在非选择单元的电压，按照前述式(3)～(5)，有0V、-2.5V、-2.7V的3种，非选择单元的齐纳二极管断开。此外，作为读出动作，可以将数据读出时的、在第5实施形态中施加在选择字线WL2的电压从2.5V变更为Vcc1。
此外，施加在选择单元的强感应体电容器13的电压，如前所述，在写入数据“1”时及写入数据“0”时，取同样的大小(＝Vc’)。这有望改良强感应体电容器13单体中的分极磁滞回线的对称性。这里，(Vcc2-Vcc1)及Vcc1小于Vb’，且，在磁滞回线的对称性不被严重损坏的范围内，大小不同也无妨。例如，在包含Va’＝0.7V、Vb’＝3.2V的齐纳二极管的存储器单元中，取写入数据“1”时的选择单元的强感应体电容器上施加的电压的绝对值为2.1V、取写入数据“0”时的选择单元的强感应体电容器上施加的电压的绝对值为2.2V时，Vcc1＝2.8V，Vcc2＝5.4V。此时，施加在非选择单元的电压，有0V、-2.6V、-2.8V的3种，非选择单元的齐纳二极管断开。
(第7实施形态)首先，在构成如图21及图22所示的存储器单元22的MFSFET21中，在p型半导体基板23的表面，隔开规定的间隔形成n型杂质区域24及25。此外，位于n型杂质区域24及25间的沟道区域上，经强感应体膜26，形成栅极27。此外，栅极27与字线WL连接，n型杂质区域24与位线BL连接。此外，n型杂质区域25与源极线SL连接。此外，p型半导体基板23也与位线BL连接。
这里，在第7实施形态的FET型的强感应体存储器中，如图23所示，通过将前述MFSFET21与齐纳二极管28串联连接，构成存储器单元29。在这第7实施形态中，与第5实施形态同样，施加在位线(BL1及BL2)及字线(WL1及WL2)的电压的种类有3种，利用齐纳二极管28的整流特性，使存储器单元29的磁滞回线向负的电位方向偏移。在该存储器单元29，构成齐纳二极管28及MFSFET21，使写入数据“1”需要的电位差为2.5V，写入数据“0”需要的电位差为-5V。
此外，在这第7实施形态的存储器单元29中，写入数据“1”需要的电位差的绝对值(2.5V)，与写入数据“0”需要的电位差的绝对值(5V)之比，为1∶2，存储器单元29的磁滞回线的中心发生偏移。
此外，在第7实施形态的FET型的强感应体存储器中，如图24所示，构成存储器单元29的齐纳二极管28的一方端子30与字线(WL1及WL2)连接，构成存储器单元29的MFSFET21的n型杂质区域25与源极线(SL1及SL2)连接。此外，MFSFET21的p型半导体基板23及n型杂质区域24、与位线(BL1及BL2)连接。
下面，对前述第7实施形态的FET型强感应体存储器的写入动作进行说明。此外，在读出用的源极线SL1及SL2，写入时施加的电压平常为0V。
在第7实施形态的FET型强感应体存储器，在选择单元写入数据“1”时，如图24所示，在位线BL1上施加0V电压的同时，在字线WL1上施加2.5V的电压。且，在位线BL2上施加2.5V电压的同时，在字线WL2上施加0V的电压。此时，在选择单元，施加2.5V的电压。这样可在选择单元写入数据“1”。
另一方面，在选择单元写入数据“0”时，如图24所示，在位线BL1上施加5V电压的同时，在字线WL1上施加0V的电压。且，在位线BL2上施加2.5V电压的同时，在字线WL2上施加2.5V的电压。此时，在选择单元，施加-5V的电压。这样可在选择单元写入数据“0”。
此外，作为读出动作，随着强感应体膜26(参照图21)的分极方向的变化、存储器单元晶体管的阈值电压变化，根据这一阈值电压的变化，进行数据“1”或“0”的判别。
在第7实施形态的FET型强感应体存储器中，如前所述，施加在位线(BL1及BL2)及字线(WL1及WL2)的电压的种类有3种(0V、2.5V、5V)，由于采用齐纳二极管28使存储器单元29的磁滞回线的中心发生偏移，与需要4种电压的以往的1/3Vcc法比较，可使电源系统，以及有选择地将该电源系统发生的电位传输到存储器单元29的系统简化。结果，可实现存储器装置的小面积化、高速化、及耗电低的目标。
此外，在第7实施形态的FET型强感应体存储器中，如前所述，由于通过将MFSFET21与齐纳二极管28串联连接构成存储器单元29，可容易地使存储器单元29的磁滞回线的中心偏移。
此外，这里表示的实施形态，从各方面作了例示，但不限于此。本发明的范围。以不在前述实施形态的说明中的权利要求的范围表示，还包含与权利要求范围均等范围内的各种变更。
例如，在前述第2～第4实施形态中，对SBT膜作为强感应体层的方面进行说明，但本发明不限于此，可采用SrBi2(Nb，Ta)2O9(SBNT)、Pb(Zr，Ti)O3(PZT)、(Pb，La)(ZrTi)O3(PLZT)、(Bi，La)4Ti3O12(BLT)、Bi4Ti3O12(BIT)或相关的强感应体层。特别是，如图6所示，可采用具有存在当强感应体层上施加高电压时产生充分的分极反转、同时当施加低电压时几乎不产生分极反转那样的脉冲宽度的分极反转特性的所有的强感应体层。
此外，在前述第1～第4的实施形态中，待机时将施加在各单元的电压的备用电压设定在(Vt+Vb)/2，但本发明不限于此，备用电压，可以在(Vt+Vb)＜备用电压＜0的范围内。按照这样的构成，与备用电压为0V的方面比较，备用电压接近于强感应体电容器的磁滞回线的中心，因此，与备用电压为0V的方面比，可增强写入或读出时的抗杂音性。这里，最好备用电压设定在(Vt+Vb)/2。
此外，在前述第5～第7实施形态中，采用强感应体作为具有磁滞回线的材料，但本发明不限于此，具有磁滞回线的别的材料也可用。
此外，在前述第5～第7实施形态中，通过将含强感应体膜的记忆装置与齐纳二极管串联连接，使存储器单元的磁滞回线的中心从0V偏移，但本发明不限于此，用别的方法也能使存储器单元的磁滞回线的中心偏移。
此外，在前述第5～第7实施形态中，为了使存储器单元的磁滞回线的中心从0V偏移、使用齐纳二极管，但本发明不限于此，用别种二极管也可以。
此外，在前述第5～第7实施形态中，利用齐纳二极管的整流特性，使存储器单元的磁滞回线的中心从0V偏移，但本发明不限于此，磁滞回线的中心，也可采用含本身从0V偏移的材料的记忆装置。这样的材料，例如，在应用物理第67卷第11号(1998)PP1286-1289中可查到。在该文献中表示这样的内容通过在SrTiO2(100)单结晶基板上使用磁控管喷涂法使BST((Ba，Sr)TiO3)膜外延成长，得到使磁滞回线的中心偏移的BST膜。采用由这样的材料构成的强感应体膜，可不用齐纳二极管，使存储器单元构造更简化。
此外，在前述第5～第7实施形态中，使存储器单元的磁滞回线的中心从0V偏移，使写入数据“1”时施加在选择单元的电位差的绝对值、与写入数据“0”时施加在选择单元的电位差的绝对值之比为1∶2，但本发明不限于此，也可以使磁滞回线的中心从0V偏移规定的电位份额、使施加在位线及字线的电压的种类为3种。
此外，在前述第5～第7实施形态中，表示出在1个存储器单元写入、读出2个数据时适用本发明的例，但本发明不限于此，在1个存储器单元写入、读出3个以上数据的多值存储器也可适用本发明。此时，施加在位线及字线的电压的种类多于3种，但与用以往的1/3Vcc法适用多值存储器的方面比较，可使电压的种类数减少。
此外，在前述第5～第7实施形态中，对含有作为记忆装置的强感应体膜的强感应体存储器进行说明，但本发明不限于此，如是在位线及字线间连接记忆装置的存储器，也可以是别的存储器。例如，用阻抗元件形成记忆装置的存储器也同样适用。
权利要求
1.一种强感应体存储器，其特征在于，包括位线，与所述位线垂直配置的字线，以及配置在所述位线及所述字线间、含有强感应体电容器及与所述强感应体电容器串联连接的二极管的存储器单元。
2.如权利要求1所述的强感应体存储器，其特征在于，所述二极管，由所述二极管的导通电压及击穿电压分别设为Vt及Vb时满足|Vt|≠|Vb|的1个二极管构成。
3.如权利要求1所述的强感应体存储器，其特征在于，在数据写入及读出的至少某一个方面时，将在所述二极管中几乎无电流流动的范围的电压施加在非选择的存储器单元。
4.如权利要求1所述的强感应体存储器，其特征在于，在所述二极管的导通电压及击穿电压分别设为Vt及Vb时，所述位线与所述字线间的备用电压处在(Vt+Vb)＜备用电压＜0的范围。
5.如权利要求4所述的强感应体存储器，其特征在于，所述位线与所述字线间的备用电压是(Vt+Vb)/2。
6.如权利要求1所述的强感应体存储器，其特征在于，通过在所述位线与所述字线施加非对称的的电压脉冲，进行数据的写入及读出的至少某一项。
7.如权利要求1所述的强感应体存储器，其特征在于，还包括当所述强感应体电容器上施加绝对值高的电压时、在产生分极反转的同时将具有在所述强感应体电容器上施加绝对值低的电压时实质上不产生分极反转的规定的脉冲宽度的脉冲施加到所述存储器单元用的脉冲施加装置，在数据写入及读出的至少某一个方面时，在被选择的存储器单元上施加具有所述规定脉冲宽度绝对值高的电压的脉冲的同时，在非选择的存储器单元上施加具有所述规定的脉冲宽度绝对值低的电压的脉冲。
8.如权利要求7所述的强感应体存储器，其特征在于，所述脉冲施加装置包含脉冲施加电路。
9.如权利要求1所述的强感应体存储器，其特征在于，所述二极管包含通过p型半导体层与n型半导体层的接合形成的p-n结二极管。
10.如权利要求9所述的强感应体存储器，其特征在于，所述p型半导体层与所述n型半导体层包含非晶层。
11.如权利要求1所述的强感应体存储器，其特征在于，所述二极管包含通过形成于半导体基板的p型区域及n型区域的接合形成的p-n结二极管。
12.如权利要求1所述的强感应体存储器，其特征在于，所述二极管包含通过导电层与半导体层的接合形成的肖脱基二极管。
13.如权利要求12所述的强感应体存储器，其特征在于，构成所述肖脱基二极管的导电层含有金属及硅，所述金属包括从由Ir、Pt、Ru、Re、Ni、Co及Mo组成的群体中选择的至少一种。
14.如权利要求12所述的强感应体存储器，其特征在于，构成所述肖脱基二极管的导电层含有金属及氮及硅，所述金属包括从由Ir、Pt、Ru、Re、Ni、Co及Mo组成的群体中选择的至少一种。
15.如权利要求12所述的强感应体存储器，其特征在于，构成所述肖脱基二极管的半导体层含有非晶层。
16.如权利要求1所述的强感应体存储器，其特征在于，所述二极管包含形成于半导体基板的p型区域或n型区域，以及通过与所述p型区域或所述n型区域上形成的导电层的接合形成的肖脱基二极管。
17.一种强感应体存储器的动作方法，其特征在于，包括位线，与所述位线垂直配置的字线，以及配置在所述位线及所述字线间、包含强感应体电容器及与强感应体电容器串联连接的二极管的存储器单元，通过在位线与字线施加非对称的电压脉冲，进行2值数据的写入或读出。
18.如权利要求17所述的强感应体存储器的动作方法，其特征在于，所述二极管的导通电压及击穿电压分别设为Vt及Vb时，所述位线与所述字线的备用电压处在(Vt+Vb)＜备用电压＜0的范围。
19.如权利要求18所述的强感应体存储器的动作方法，其特征在于，所述位线与所述字线间的备用电压是(Vt+Vb)/2。
20.如权利要求18所述的强感应体存储器的动作方法，其特征在于，所述强感应体存储器，还包括当所述强感应体电容器上施加绝对值高的电压时、在产生分极反转的同时将具有在所述强感应体电容器上施加绝对值低的电压时实质上不产生分极反转的规定的脉冲宽度的脉冲施加到存储器单元用的脉冲施加装置，在数据写入及读出的至少某一个方面时，在被选择的存储器单元上施加具有规定脉冲宽度的绝对值高的电压的脉冲的同时，在非选择的存储器单元上施加具有规定的脉冲宽度的绝对值低的电压的脉冲。
21.一种存储器装置，其特征在于，包括位线，与所述位线垂直配置的字线，以及含有与所述位线及所述字线连接、具有磁滞的记忆装置的存储器单元，施加在所述位线及所述字线的电压的种类可至少有3种，包含所述记忆装置的存储器单元的磁滞回线的中心以规定的电位份额从0V偏移。
22.如权利要求21所述的存储器装置，其特征在于，在所述记忆装置中记忆2种数据，施加在所述位线及所述字线的电压的种类是3种时，包含所述记忆装置的存储器单元的磁滞回线的中心以规定的电位份额从0V偏移。
23.如权利要求21所述的存储器装置，其特征在于，数据写入时，将从0V偏移所述规定的电位份额的磁滞回线的中心正负实质相反而绝对值相同的电压施加在非选择单元。
24.如权利要求21所述的存储器装置，其特征在于，所述记忆装置包含强感应体膜，将包含所述强感应体膜的存储器单元配置在所述位线及所述字线间。
25.如权利要求21所述的存储器装置，其特征在于，所述记忆装置包含强感应体膜，将包含所述强感应体膜的存储器单元设置在场效应管的栅极部分。
26.如权利要求21所述的存储器装置，其特征在于，所述存储器单元，包含串联连接于具有所述磁滞的记忆装置的二极管。
27.如权利要求21所述的存储器装置，其特征在于，当数据写入及读出时，在非选择的所述存储器单元上施加小于所述二极管的击穿电压的绝对值的电压。
28.如权利要求21所述的存储器装置，其特征在于，第1数据写入时施加在选择单元的电位差的绝对值，与第2数据写入时施加在选择单元的电位差的绝对值之比约为1∶2，所述磁滞回线的中心从0V发生偏移。
29.如权利要求21所述的存储器装置，其特征在于，所述记忆装置包含施加在所述位线及所述字线的电压的种类至少是3种时、磁滞回线的中心从0V偏移规定的电位份额的强感应体膜。
全文摘要
提供可提高非选择的存储器单元中的抗干扰性的强感应体存储器。这种强感应体存储器，包括位线，与前述位线垂直配置的字线，以及配置在前述位线及前述字线间、包含强感应体电容器及与前述强感应体电容器串联连接的二极管的存储器单元。这样，在数据写入或读出时，如在非选择单元施加二极管中几乎无电流流动的范围的电压，在强感应体电容器上几乎没有电压。
文档编号G11C11/22GK1445784SQ0312167
公开日2003年10月1日 申请日期2003年3月14日 优先权日2002年3月15日
发明者松下重治, 高野洋, 関根悟 申请人:三洋电机株式会社