专利名称：带补救电路的半导体存储装置的制作方法
技术领域：
本发明涉及带补救电路的半导体存储装置。
接着对动作进行说明。
由地址译码器2译码从带补救电路的半导体存储装置的外部输入的读写地址信号101。其中，读写地址信号101是决定进行读写的存储单元的地址的信号。此外，总是由补救用地址译码器42译码从补救地址存储部4输出的补救用地址信号102。其中，补救用地址信号102是表示必须补救的存储单元的地址的信号。
由补救用地址译码器42译码的补救用地址信号102和由地址译码器2译码的读写地址信号101输入到地址比较部41进行地址比较。此时，从补救地址存储部4表示是否使用补救电路的补救激活信号103输入到地址比较部41。当地址译码器2的输出信号所表示的地址与补救用地址译码器42的输出信号所表示的地址一致，并且由补救激活信号103选择了使用补救电路时，补救用存储单元选择信号108从地址比较部41通过补救用选择信号生成部6输出到补救用存储单元阵列8。补救用存储单元选择信号108是激活对应于所选择的地址的补救用存储单元的信号。另外，当比较的结果为地址不一致或补救激活信号103表示未使用补救电路时，存储单元选择信号107从地址比较部41输出到存储单元阵列7。存储单元选择信号107是激活对应于所选择的地址的存储单元的信号。
(发明所要解决的课题)由于传统的带补救电路的半导体存储装置如以上所构成，因此具有以下课题必须经常加入通常的地址译码器2并搭载补救用地址译码器42运转，由此增大了装置的面积。
本发明是为了解决如上述的课题而构成，其目的在于不需要搭载补救用地址译码器，提供可减小装置面积的带补救电路的半导体存储装置。
本发明的带补救电路的半导体存储装置，在设有多个补救地址存储部的情况下，当通过控制部的控制使选择部把多个从补救地址存储部输出的补救对象存储地址信号分时输入到共用地址译码器时，控制地址比较部使补救对象存储地址保持到补救信号信息保持部，另一方面，当通过控制部的控制使选择部把读写对象存储地址信号输入到共用地址译码器时，控制地址比较部对读写对象存储地址和补救对象存储地址进行比较。
图2是本发明实施例1的带补救电路的半导体存储装置的时序图。
图3是表示本发明实施例1的就绪信号生成电路51的结构框图。
图4是本发明实施例1的就绪信号生成电路51的时序图。
图5是表示本发明实施例1的准备信号生成电路52的结构框图。
图6是本发明实施例1的准备信号生成电路52的时序图。
图7是表示本发明实施例1的带补救电路的半导体存储装置的变形例的结构框图。
图8是表示本发明实施例1的带补救电路的半导体存储装置的变形例的结构框图。
图9是表示本发明实施例2的带补救电路的半导体存储装置的结构框图。
图10是本发明实施例2的带补救电路的半导体存储装置的时序图。
图11是表示本发明实施例2的φa信号和Sa信号生成电路99结构的一个示例的框图。
图12是本发明实施例2的φa信号和Sa信号生成电路99的时序图。
图13是表示传统的带补救电路的半导体存储装置的结构框图。
(符号说明)1地址比较部、2地址译码器(共用地址译码器)、32选1选择器(选择部)、4补救地址存储部(补救地址存储部)、5控制部、6补救用选择信号生成部、7存储单元阵列、8补救用存储单元阵列、11“与”门、12补救信号信息保持部、13反相门、14“或非”门、15传输门、21预译码器、22主译码器、31“或”门、32延迟电路、33“与非”门、34反相门、35延迟元件、51就绪信号生成电路、52准备信号生成电路、91地址比较部、93 n选1选择器(选择部)、95控制部、99φa信号和Sa信号生成电路、101读写地址信号(读写对象存储地址信号)、102补救用地址信号(补救对象存储地址信号)、103补救激活信号、104复位信号、105就绪信号、106准备信号、107存储单元选择信号、108补救用存储单元选择信号、208、209状态写入脉冲信号、210 n选1选择控制信号、711“与非”门、712“与”门、713反相门、714延迟电路A、715延迟电路B、716延迟电路C、911“与”门、912补救信号信息保持部、913“与”-“或非”门、914“或非”门。
实施例1图1是表示本发明的实施例1的带补救电路的半导体存储装置的结构框图。图中，1为地址比较部、2为地址译码器(共用地址译码器)、3为2选1选择器(选择部)、4为补救地址存储部、5为控制部、6为补救用选择信号生成部、7为存储单元阵列、8为补救用存储单元阵列、11为“与”门、12为补救信号信息保持部、13为反相门、14为“或非”门、15为传输门、51为就绪信号生成电路、52为准备信号生成电路。
地址比较部1包括“与”门11、补救信号信息保持部12、传输门15，补救信号信息保持部12包括反相门13、“或非”门14。并且，控制部5包括就绪信号生成电路51和准备信号生成电路52。
其次对动作进行说明。
图2是本发明的实施例1的带补救电路的半导体存储装置的时序图。
如图所示，实施例1的带补救电路的半导体存储装置的动作由四个时段组成。图中，表示复位信号104、就绪信号105、准备信号106、补救用地址信号102(补救对象存储地址信号)、补救激活信号103(表示有没有使用补救电路的信号)的各时段的状态。以下，利用图1和图2对每一时段的动作进行说明。
在复位时段A，从装置外部输入的复位信号104变成有效，就绪信号生成电路51开始动作，从而就绪信号105变成忙状态。图3中表示了就绪信号生成电路51的结构。图中，31为“或”门、32为延迟电路。而且，图4为就绪信号生成电路51的时序图。图中时段B必须小于时段A。
接着，准备信号生成电路52开始动作，准备信号106变成等待状态。图5表示准备信号生成电路52的结构。图中，33为“与非”门、34为反相门、35为延迟元件。而且，图6为准备信号生成电路52的时序图。图中时段A+时段B必须大于时段C。
其次，在补救地址存储部动作时段B，复位信号104变成无效，补救地址存储部4存储补救用地址信号102和补救激活信号103的信息。
再次，在准备时段C，就绪信号105变成等待状态同时，准备信号生成电路52动作，从而准备信号106变成忙状态。
若准备信号106变成忙状态，那么通过控制部5使地址比较部1内的传输门15变成导通状态。况且，由于准备信号106变成忙状态，2选1选择器3的输入端口切换成补救用地址信号102的输入侧。
因此，在存储于补救地址存储部4的补救激活信号103的信息表示“补救电路使用状态”情况下和表示“补救电路未使用状态”情况下地址比较部1进行不同的动作。
当补救激活信号103为“补救电路使用状态”时，补救用地址信号102从补救地址存储部4通过2选1选择器3输入到地址译码器2并进行译码。而且，由于地址比较部1的传输门15正变成导通状态，所以由地址译码器2译码后输出的补救地址的信息存到补救信号信息保持部12。此时，对于所选择的补救地址，在“与”门11的输入信号节点C被存储“LOW”(“低电平”)，对于此外的地址，在节点C存储“HIGH”(“高电平”)。
此外，当补救激活信号103为“补救电路未使用状态”时，补救信号信息保持部12的内容被复位，对于所有的地址，补救信号信息保持部12的节点C被存储“HIGH”(“高电平”)。
接着，在通常动作时段D，准备信号106变成等待状态，地址比较部1内的传输门15变为截止状态。而且，由于准备信号106变成等待状态，2选1选择器3的输入端口切换成读写地址信号101(读写对象存储地址信号)的输入侧。
由此，读写地址信号101的信息被地址译码器2译码后，在地址比较部1中与存储在补救信号信息保持部12中的补救地址的信息进行比较。
对于由读写地址信号101选择的地址，“与”门11的输入信号节点D变成“HIGH”(“高电平”)。如果该地址是必须补救的地址时，对于相应的地址“与”门11的输入信号节点C被存储“LOW”(“低电平”)，因此，存储单元选择信号107变成非选择，不能激活相应的存储单元。
如果由读写地址信号101选择的地址不是必须补救的地址时，对于相应的地址“与”门11的输入信号节点C被存储“HIGH”(“高电平”)，由于节点C与节点D都为“HIGH”(“高电平”)，因此，存储单元选择信号107被选择，激活相应的存储单元。
还有，在实施例1，地址比较部1内的补救信号信息保持部12中使用了赋有复位功能的存储电路，但也可以由图7中表示的结构构成的补救信号信息保持部12中不使用赋有复位功能的存储电路。其中，在地址译码器2的输出部设置当补救激活信号103为“补救电路未使用状态”时把译码后的信号全部都去激活的功能。也就是，当补救激活信号103为“补救电路未使用状态”(“HIGH”)(“高电平”)，且准备信号106变成忙状态(“LOW”)(“低电平”)时，通过输出“0”信号的“与非”门151，以及设置于地址译码器2的输出部、当“与非”门151的输出为“0”时把译码后的信号全部都去激活的“与”门153达到此功能。并且，图7中的152为使准备信号106反相的反相门。
再者，在图8中表示的结构中，地址译码器2包括预译码器21和主译码器22，通过在预译码器21设置当补救激活信号103为“补救电路未使用状态”时把译码后的信号全部都去激活的功能，在补救信号信息保持部12中可使用不赋有复位功能的存储电路。而且，其去激活的功能通过与图7同样的结构达到。
根据如上所述，该实施例1，在地址比较部1内部设置补救信号信息保持部12，保持从地址译码器2输出的补救地址信息。并且，当通过从控制部5输出的准备信号106的控制使2选1选择器3把补救用地址信号102输入到地址译码器2时，控制使地址比较部1把被译码的补救地址保持在补救信号信息保持部12中，而当控制使2选1选择器3把读写地址信号101输入到地址译码器2时，控制使地址比较部1对读写地址与补救地址进行比较，因此，不必搭载补救用地址译码器，具有可减少装置面积的优点。
实施例2实施例1是有关只设有一个补救地址存储部的带补救电路的半导体存储装置，而在实施例2中装置内包含有多个补救地址存储部。
图9是表示本发明实施例2的带补救电路的半导体存储装置的结构框图。与图1相同的符号表示相同的构成元件。图中，91为地址比较部、93为n选1选择器(选择部)、95为控制部。而且，补救地址存储部4与实施例1中的补救地址存储部4一样，但在实施例2中具有n个。99为φa信号和Sa信号生成电路，其有n个。911为“与”门、912为补救信号信息保持部、913为“与”-“或非”门、914为“或非”门。
地址比较部91包括“与”门911、补救信号信息保持部912，补救信号信息保持部912包括“与”-“或非”门913、“或非”门914。并且，控制部95包括就绪信号生成电路51和n个φa信号和Sa信号生成电路99。
其次对动作进行说明。
图10是本发明实施例2的带补救电路的半导体存储装置的时序图。
与实施例1同样地，实施例2的带补救电路的半导体存储装置的动作由四个时段组成。图中，表示复位信号104、就绪信号105、n选1选择控制信号210(图中用S1～Sn表示)、准备信号106、状态写入脉冲信号208、209(图中用φ1～φn、φ表示)、补救用地址信号102、补救激活信号103的各时段的状态。以下，利用图9和图10对每一时段的动作进行说明。
在复位时段A，从装置外部输入的复位信号104变成有效，就绪信号生成电路51开始动作，从而就绪信号105变成忙状态。并且，信号φ1～φn、φ表示等待状态。在图11中表示φa信号和Sa信号生成电路99结构的一例。图中，711为“与非”门、712为“与”门、713为反相门、714为延迟电路A、715为延迟电路B、716为延迟电路C。而且，图12是φa信号和Sa信号生成电路99的时序图。
在补救地址存储部动作时段B，复位信号104变成无效，补救地址存储部4存储补救用地址信号102和补救激活信号103的信息。在此，信号φ1～φn、φ表示等待状态“LOW”(“低电平”)，因此节点F为“LOW”(“低电平”)。由于就绪信号105为“LOW”(“低电平”)，因此节点G为“HIGH”(“高电平”)、节点H为“LOW”(“低电平”)。因为节点H和节点F共同为“LOW”(“低电平”)，所以，节点J为“HIGH”(“高电平”)、补救信号信息保持部912被复位。
在准备时段C，就绪信号105变成等待状态。φa信号和Sa信号生成电路99动作，信号S1变成忙状态。由于信号S1变成忙状态，因此准备信号106变成忙状态。况且，因为信号S1变成忙状态，n选1选择器93的输入端口切换成第一端口。由此，存储于第一补救地址存储部4的补救激活信号信息被补救激活信号103读出。当信号φ1的脉冲传达到信号φ，如果补救激活信号103变成激活状态，则节点F变成“HIGH”(“高电平”)。
而且，由于准备信号106变成忙状态，2选1选择器3的输入端口切换成补救用地址信号102的输入侧。由此，存储于第一补救地址存储部4的补救用地址信号102被地址译码器2译码。在此，地址比较部91内的补救信号信息保持部912中，节点F和节点K为“HIGH”(“高电平”)时，节点J被存储“LOW”(“低电平”)。当节点K为“LOW”(“低电平”)时，节点J保持原值。
接着，与信号S1变成等待状态的同时，信号S2变成忙状态，与所述同样的顺序，存储于第二补救地址存储部4的补救地址信息被存储到补救信号信息保持部中。以上的处理重复n次。
其次，在通常动作时段D，准备信号106变成等待状态。并且，信号φ变成“LOW”(“低电平”)，因此节点F为“LOW”(“低电平”)。再者，由于准备信号106变成等待状态，2选1选择器3的输入端口切换成读写地址信号101的输入侧。
由此，读写地址信号101的信息被地址译码器2译码，在地址比较部91中与存储在补救信号信息保持部912中的补救地址的信息进行比较。
对于由读写地址信号101选择的地址，“与”门911的输入信号节点K变成“HIGH”(“高电平”)。如果该地址是必须补救的地址时，对于相应的地址，节点J被存储“LOW”(“低电平”)，因此，存储单元选择信号107变成非选择，不能激活相应的存储单元。
如果由读写地址信号101选择的地址不是必须补救的地址时，对于相应的地址，节点J被存储“HIGH”(“高电平”)，因此，存储单元选择信号107被选择，激活相应的存储单元。
而且，在实施例2中，通过补救激活信号103和信号φ的逻辑运算，控制了对地址比较决91内的补救信号信息保持部912的写入动作，但如图7所示，也可以在地址译码器2的输出部设置把译码后的信号全部都去激活的功能，使对补救信号信息保持部912的写入动作只由信号φ来控制。再者，也可以如图8所示的结构，地址译码器2包括预译码器21和主译码器22，在预译码器21设置把译码后的信号全部都去激活的功能，使对补救信号信息保持部912的写入动作只由信号φ来控制。
根据如上所述，该实施例2，通过从控制部95输出的n选1选择控制信号210控制由哪一个补救地址存储部4输出的补救用地址信号102输入到地址译码器2，由状态写入脉冲信号209控制补救地址的信息存储到补救信号信息保持部912，因此，不必搭载补救用地址译码器而可减少装置面积的同时，在具有多个补救地址存储部的情况下也可以得到相应的效果。
(发明效果)根据以上的本发明，具有控制共用地址译码器使之对读写对象存储地址信号和补救对象存储地址信号分时进行译码的控制部，把译码后的补救对象存储地址的信息存储到设置在地址比较部内的补救信号信息保持部中，因此，具有可得到不必搭载补救用地址译码器而可减少装置面积的带补救电路的半导体存储装置的效果。
根据本发明，通过控制部控制使从多个补救地址存储部的补救对象存储地址信号由共用地址译码器分时进行译码，即使是在多个补救地址存储部的情况下，也具有可得到不必搭载补救用地址译码器而可减少装置面积的带补救电路的半导体存储装置的效果。
权利要求
1.一种带补救电路的半导体存储装置，其比较读写对象存储地址与补救对象存储地址，当两个地址一致时不是激活相应的读写对象存储器，而是激活对应的补救用存储器，其包括至少一个补救地址存储部，存储补救对象存储地址；共用地址译码器，译码从外部输入的读写对象存储地址信号和从补救地址存储部输出的补救对象存储地址信号；选择部，在读写对象存储地址信号和补救对象存储地址信号中选择某一个信号输入到所述共用地址译码器；地址比较部，设有保持被所述共用地址译码器译码的补救对象存储地址的补救信号信息保持部，并对所保持的补救对象存储地址和被所述共用地址译码器译码的读写对象存储地址进行比较；控制部，对所述选择部和所述地址比较部输出控制信号，当通过控制信号使所述选择部把补救对象存储地址信号输入到所述共用地址译码器时，控制所述地址比较部使补救对象存储地址保持到所述补救信号信息保持部，另一方面，当通过控制信号使所述选择部把读写对象存储地址信号输入到所述共用地址译码器时，控制所述地址比较部比较读写对象存储地址和补救对象存储地址。
2.如权利要求1所述的带补救电路的半导体存储装置，其特征在于，设有多个补救地址存储部，当通过控制部的控制使选择部把多个从补救地址存储部输出的补救对象存储地址信号分时输入到共用地址译码器时，控制地址比较部使补救对象存储地址保持到所述补救信号信息保持部，另一方面，当通过控制部的控制使所述选择部把读写对象存储地址信号输入到所述共用地址译码器时，控制所述地址比较部对读写对象存储地址和补救对象存储地址进行比较。
3.如权利要求1所述的带补救电路的半导体存储装置，其特征在于，所述补救信号信息保持部是由具有复位功能的存储电路构成，所述补救地址存储部，把表示是否使用补救电路的补救激活信号提供给所述补救信号信息保持部，当补救激活信号表示补救电路未使用状态时，使补救信号信息保持部复位。
4.如权利要求1所述的带补救电路的半导体存储装置，其特征在于，所述补救信号信息保持部是由不具有复位功能的存储电路构成，所述共用地址译码器，具有当表示是否使用补救电路的补救激活信号表示补救电路未使用状态时，把译码后的信号全部都去激活的功能。
5.如权利要求1所述的带补救电路的半导体存储装置，其特征在于，所述补救信号信息保持部是由不具有复位功能的存储电路构成，所述共用地址译码器，设有预译码器和主译码器，该预译码器，具有当表示是否使用补救电路的补救激活信号表示补救电路未使用状态时，把译码后的信号全部都去激活的功能。
全文摘要
不用搭载补救用地址译码器，可减少带补救电路的半导体存储装置的面积。通过从控制部5输出的准备信号106，当控制使2选1选择器3把补救用地址信号102输入到地址译码器2时，控制把被译码的补救地址保持在设置于地址比较部1内部的补救信号信息保持部12中，而当控制把读写地址信号101输入到地址译码器2时，控制使地址比较部1对读写地址与补救地址进行比较。
文档编号G11C29/04GK1469395SQ0312166
公开日2004年1月21日 申请日期2003年3月14日 优先权日2002年7月15日
发明者宫西笃史 申请人:三菱电机株式会社