专利名称：单电子三值存储器的制作方法
技术领域：
本实用新型属于单电子多值存储器件，特别是涉及一种利用多隧穿结结构的库仑阻塞效应设计的具有三个稳定存储状态的单电子多值存储器。
由此可见，不能仅仅依赖工艺的微细化来解决传统产业所面临的问题，所以在一个存储单元中存入多个比特的多值存储技术将显得越来越重要。因为传统的CMOS只有两个状态开和关，所以基于CMOS的传统存储器单元进行多值存储时受到多方面限制。考虑到未来新型计算机的发展将以分子电子学、量子力学和生物技术为基础，所以多值存储器无疑是一种具有广阔发展前景的存储器件。
本实用新型的目的是这样实现的本实用新型所提供的基于库仑阻塞原理设计的单电子三值存储器，包括一个绝缘的基片，在其上设置一导电材料层；并在导电材料层中刻蚀制备出两个多遂穿结结构、一个单电子晶体管和一个单元存储结；其特征在于所述的两个多隧穿结的一端通过多隧穿结引线连接在一起作为写电压的输入端，每个隧穿结的另一端则连接一个存储结；两个存储结之间单元存储结设置一单元存储，并以电容耦合的方式连接在一起；所述的单电子晶体管设置在存储结的末端旁，单电子晶体管的量子点通过电容耦合的方式与单元存储结连接在一起。
所述的单电子晶体管包括四个部分源极、漏极、与源漏极弱耦合的量子点和用来控制量子点中静电化学势能的栅极；其中的量子点可以是利用侧栅耗尽纳米线形成，纳米线宽度小于200纳米，长度小于1微米，侧栅距纳米线小于200纳米；也可以通过刻蚀导电材料层直接形成一个或多个直径小于50纳米的量子点，或者是利用扫描探针技术直接操纵单个原子形成；使用的材料可以是硅，GaAs和金属等。
所述的多隧穿结结构是由一根纳米线长度小于一个微米，宽度小于200纳米，侧栅距纳米线小于200纳米，或者可以通过刻蚀直接形成一个或多个直径小于50纳米的量子点，或者是利用扫描探针技术直接操纵单个原子形成；材料可以是硅，GaAs和金属等。
所述的导电材料层包括掺杂成n型或p型的硅、δ掺杂的GaAs；其导电材料层厚度小于500纳米。
所述的两个存储结的面积均为100平方纳米到1平方毫米；其存储结形状不限，制备材料可以使用掺杂后的单晶硅或多晶硅，金属等。
所述的每一个多隧穿结纳米线的长度均小于1微米；连接两个多隧穿结的引线为“U”形。
所述的单元存储结的面积小于100平方微米。
所述的绝缘基片包括SiO2、在半绝缘的GaAs衬底及其上利用分子束外延(MBE)或金属氧化物化学气相沉积(MOCVD)等方法生长的缓冲层；SOI的衬底硅及其上的氧化埋层部分。
本发明的以库仑阻塞原理设计的单电子三值存储器的制备方法，包括如下步骤1)选取绝缘基片，采用常规半导体工艺在绝缘基片上制备出一个导电材料层；2)在导电材料层中利用常规电子束光刻法和刻蚀法制备两个多隧穿结结构、一个单电子晶体管结构和一个单元存储结；其中的量子点可以是利用侧栅耗尽纳米线形成，纳米线宽度小于200纳米，长度小于1微米，侧栅距纳米线小于200纳米；也可以通过刻蚀导电材料层直接形成一个或多个直径小于50纳米的量子点，或者是利用扫描探针技术直接操纵单个原子形成；使用的材料可以是硅，GaAs和金属等；3)采用常规半导体技术对器件进行封装，就完成了本发明的单电子存储器的制备。
本发明的优点是可以实现多值存储，实现低功耗下的信息超高密度存储；利用侧栅耗尽纳米线形成多隧穿结结构，结构简单，制备方便，可以有效控制宏观隧穿效应，增强信息的保存时间；器件工作只需要控制很少的电子就可以实现，因此具有散热量小和工作频率高的特点。
总之，本发明的单电子多值存储器较传统存储器具有以下优点1)结构简单，3)工作频率高，4)存储密度大，5)功耗低，6)散热量小，7)制备工艺简单。
然后，再利用电子束光刻法和干法刻蚀技术在导电材料层2中一次刻蚀出以下结构(如
图1所示)第一侧栅4、第二侧栅6，栅长均为200纳米，两个栅耗尽的纳米线长为200纳米，宽为100纳米，侧栅距相应纳米线距离为60纳米，这样侧栅耗尽相应的纳米线形成了第一多隧穿结3、第二多隧穿结5；单电子晶体管8中形成MTJ结构的纳米线宽为70纳米，长为150纳米，侧栅长为150纳米；“U”形的多隧穿结引线10，长度为3微米，线宽为500纳米，该多隧穿结引线10的一端位于基片一侧，另二端分别连接第一多隧穿结3、第二多隧穿结5。第一存储结12和第二存储结13长宽相同，均为800纳米，宽为500纳米；单元存储结9，长为900纳米，宽为400纳米，距第一存储结12和第二存储结13的距离都为100纳米；单电子晶体管(SET)8的多隧穿结7平行于基片的另一边设置，其外侧设置单电子晶体管8的侧栅14；其内侧设置单电子晶体管8的与单元存储结9；多隧穿结7与单元存储结9之间的距离为60纳米。最后对器件进行常规半导体工艺封装，就制备出了本发明的单电子三值存储器。以上各部分在制备过程中采用的干法刻蚀的深度为70纳米，即刻蚀了δ掺杂的GaAs层和部分缓冲层，对缓冲层的刻蚀深度没有严格要求。
器件其它各部分的制备同实施例1。
器件其它各部分的制备同实施例1。
器件其它各部分的制备同实施例1。
本发明以库仑阻塞原理设计的单电子三值存储器的工作原理说明如下图1是本发明三值存储器的立体结构示意图，图2是其平面结构示意图，由以上两图可知多隧穿结MTJ(multiple-tunnel junction)结构是本发明的基本组成结构。它的基本结构包括一串纳米量级的库仑岛，这些库仑岛通过隧穿势垒分开。本器件多隧穿结结构的形成是通过侧栅耗尽高掺杂硅纳米线或者是δ掺杂的GaAs纳米线形成的，如图4所示，形成量子点11，当这些量子点足够小时，其充电能将会大于热能，因此MTJ存在库仑阻塞区域。第一多隧穿结3和第二多隧穿结5有相同的工作原理。以第一多隧穿结为例，利用第一侧栅4耗尽纳米线形成第一多隧穿结3，其两端是第一存储结12和“U”形的多隧穿结引线10，假定第一多隧穿结3的库仑阻塞区域大小为2VC的，增大电压V使得多隧穿结引线10的电子费米能级超出库仑阻塞区域时，电子将会通过第一多隧穿结在多隧穿结引线10和第一存储结12之间进行交换，第一存储结中电子数目的变化引起其费米能级的变化，电子交换的结果是在多隧穿结引线10电压为0时存储结处在+VC或-VC这两个稳定的存储状态。假设在V＝0时多隧穿结引线10电子的费米能级、第一存储结的费米能级如图5所示，第一多隧穿结初始电位为0。当多隧穿结引线电压V＞VC时，电子将会由第一存储结通过第一多隧穿结进入多隧穿结引线，假定多隧穿结引线电容足够大，有限电子的变化不会引起多隧穿结引线10费米能级的改变；而第一存储结的费米能级会因为电子数目的减少而降低，每减少一个电子，费米能级降低 ，其中C∑为多隧穿结引线的总电容，对应第一存储结12的电压升高 ，最终将会引起第一存储结12中N个电子的逃离，此时第一存储结的电位为 ，根据第一多隧穿结库仑阻塞区域的大小可以得到NeCΣ=VC,]]>所以通过第一多隧穿结对第一存储结的这个存储过程需要的电子数目N为N=VCCΣe.]]>为了最大限度提升器件的存储性能，通常希望N的值越小越好，理想状态下N＝1，即第一多隧穿结库仑阻塞区域的大小和第一存储结总电容满足关系VCC∑＝e，此时这个存储系统的存储过程只需要一个电子的受控移动就可以实现，图6描述了第一存储结达到电位VC这个稳定存储状态的存储原理。同理，可以知道多隧穿结引线电压V＜-VC时，第一存储结中进入N=VCCΣe]]>个电子，处在电位为-VC的状态，此过程用图7来描述。本发明利用第二侧栅6耗尽纳米线形成的第二多隧穿结5也是同样的工作方式。
在本发明的这种具有三个稳定存储状态的单电子存储器件中，单元存储结9以电容耦合的方式连接了一个单电子晶体管(SET)，这个单电子晶体管以也同样有一个多隧穿结结构7，此处的单电子晶体管起到一个静电计的作用，可以探测单元存储结9中存储的额外电子的数目，实现数据的读取。SET多隧穿结7的两侧是这个单电子晶体管的源极和漏极，当施加在源漏的偏压很小时，源漏之间的电流随栅极电压的变化进行库仑振荡，利用库仑振荡曲线可以判断单元存储结9中电子数目的变化，这是SET实现静电计功能的一种工作方式，工作在此区间的SET可以实现高精度的电荷探测；单电子晶体管的另一种工作方式是将源漏极之间的电压设的足够大，此时源漏极之间的电流随栅极电压的变化在一定范围内近似呈现线性关系，但是库仑振荡的周期不会改变，也就是说，随着栅极电压的变化，电子进出量子点的周期是不变的，因此可以探测单元存储结中的额外电子的数目，实现数据的读取。在本发明的这种单电子多值存储器中静电计的两种工作方式都可以实现数据的读取，考虑到工作时单元存储结中额外电子数目变化的大小，可以采用静电计的后一种工作方式，即源漏极的电压很大，图3是本发明存储器单元的原理示意图。单元存储结中的电子数目随VW的变化情况由图8给出。图中没有描述在区间(VWS，-VC1)和(VC1，VWT)存储结MN中电子数目的变化过程，这是因为这两个过程中单元存储结9中的电子数目要受器件的存储历史等若干因素影响，是一个复杂的动态过程，但这并不会影响器件三个稳定存储状态的获得。
本发明存储器器件工作有两个必要条件(1)VC1和VC2的区别要足够的明显。判断的依据是在数据的写入过程中电压源能够通过扫描准确达到不同的存储状态，如果两个区域的差太小以至于超出了写入电压源所能提供的电压精度时，根本无法控制三个稳定状态的写入，数据的存储也就无从谈起。事实上，如果不考虑写电压源的精度，两个多隧穿结的库仑阻塞区域相同大的情形只存在概率上的可能，就现在的工艺水平来看，无论在制备过程中两个隧穿结做的如何相似都不可能是完全相同的。为了降低对写电压的要求，即更利于数据的写入，我们可以在MTJ的制备过程或工作过程中增大|VC1-VC2|的值，这样的目的可以通过改变MTJ中量子点的位置和大小来实现。当然，并不一定需要精确控制MTJ中每一个量子点的位置和大小，只要改变它们的总电容即可。(2)三个稳定状态对应的单元存储结9中额外电子数目的不同可以利用静电计判断出来，即可以实现数据的读取。目前利用静电计可以探测出千分之一甚至万分之一个基本电荷，由此可见这个条件对于器件的正常工作来讲并不苛刻，此外调整C11、C12、C21、C22和MTJ中总电容的大小可以控制工作所需要的电子数。
权利要求1.一种单电子三值存储器，包括一个绝缘的基片，在其上设置一导电材料层；并在导电材料层中刻蚀制备出两个多遂穿结结构、一个单电子晶体管和一个单元存储结；其特征在于所述的两个多隧穿结的一端通过多隧穿结引线连接在一起作为写电压的输入端，每个隧穿结的另一端则连接一个存储结；两个存储结之间单元存储结设置一单元存储，并以电容耦合的方式连接在一起；所述的单电子晶体管设置在存储结的末端旁，单电子晶体管的量子点通过电容耦合的方式与单元存储结连接在一起。
2.按权利要求1所述的单电子三值存储器，其特征在于所述的单电子晶体管包括四个部分源极、漏极、与源漏极弱耦合的量子点和用来控制量子点中静电化学势能的栅极；其中的量子点包括利用侧栅耗尽纳米线形成，纳米线宽度小于200纳米，长度小于1微米，侧栅距纳米线小于200纳米；或通过刻蚀导电材料层直接形成一个或多个直径小于50纳米的量子点，或者是利用扫描探针技术直接操纵单个原子形成。
3.按权利要求1所述的单电子三值存储器，其特征在于所述的多隧穿结结构是由一根纳米线长度小于一个微米，宽度小于200纳米，侧栅距纳米线小于200纳米，或者通过刻蚀直接形成一个或多个直径小于50纳米的量子点，或者是利用扫描探针技术直接操纵单个原子形成；材料是硅，GaAs和金属。
4.按权利要求1所述的单电子三值存储器，其特征在于所述的导电材料层包括掺杂成n型或p型的硅、δ掺杂的GaAs；其导电材料层厚度小于500纳米。
5.按权利要求1所述的单电子三值存储器，其特征在于所述的两个存储结的面积均为100平方纳米到1平方毫米；其存储结形状不限，制备材料使用掺杂后的单晶硅或多晶硅，金属。
6.按权利要求1所述的单电子三值存储器，其特征在于所述的每一个多隧穿结纳米线的长度均小于1微米；连接两个多隧穿结的引线为“U”或“Y”形。
7.按权利要求1所述的单电子三值存储器，其特征在于所述的单元存储结的面积小于100平方微米。
8.按权利要求1所述的单电子三值存储器，其特征在于所述的绝缘基片包括SiO2、在半绝缘的GaAs衬底及其上利用分子束外延或金属氧化物化学气相沉积方法生长的缓冲层；SOI的衬底硅及其上的氧化埋层部分。
专利摘要本实用新型涉及一种具有多隧穿结结构的单电子三值存储器。该存储器有一个绝缘的基片，其上存在一导电材料层。导电材料层中有两个多遂穿结结构、一个单电子晶体管和一个单元存储结。两个隧穿结的一端通过引线连接在一起作为写电压的输入端，每个隧穿结的另一端则连接一个存储结；单元存储结处在两个存储结的中间电容耦合在一起；单电子晶体管具有源极、漏极、与源漏极弱耦合的量子点和用来控制量子点静电化学势能的栅极，其中的量子点通过电容耦合的方式与单元存储结连接在一起。器件具有三个稳定的存储状态，并且只需要控制极少电子的运动就可以实现器件的正常工作，可以实现低功耗下的信息超高密度存储。
文档编号H01L27/00GK2606458SQ02285490
公开日2004年3月10日 申请日期2003年2月14日 优先权日2003年2月14日
发明者孙劲鹏, 王太宏 申请人:中国科学院物理研究所