专利名称：有多用途存储器的测试器系统的制作方法
技术领域：
本申请涉及集成电路测试。
背景技术：
在典型的集成电路测试系统中，测试模式序列(“测试序列”)加到被测器件(DUT)的插针。许多不同类型的测试模式可用于测试特定DUT包含的不同逻辑部分，例如，扫描模式，功能模式，算法模式和模拟模式。某些类型测试模式以串行方式(例如，扫描模式)加到DUT插针，而其他类型测试模式以并行方式(例如，功能模式，模拟模式和算法模式)加到一组插针。与DUT的结构有关，测试序列可以包括输出组合的测试模式，即，同时输出多种类型测试模式到DUT的不同插针。
在测试序列期间，DUT可以从输出插针输出测试“结果”。所以，测试系统可以包括连接到DUT的一个或多个输入通道以接收测试序列期间的测试结果。
发明内容
按照本发明的第一方面，一种用于测试集成电路的设备，该设备包括有输出通道的序列控制逻辑单元，输出通道可以连接到被测器件，和至少存储两种类型数据组的存储器，序列控制逻辑单元利用每个数据组以确定输出通道上输出的测试模式。
还可以包括一个或多个以下的特征其中存储器还配置成至少存储一个测试序列程序，它包含序列控制逻辑单元的可执行指令，其中在设备运行期间，测试序列程序是由序列控制逻辑单元执行。其中序列控制逻辑单元还包括有连接读写队列的存储器接口，用于从至少两个单独请求器接收存储器的访问请求。其中序列控制逻辑单元还包括连接的指令超高速缓冲存储器，用于接收和保持来自存储器接口的可执行指令。其中序列控制逻辑单元还包括多个数据缓冲器，每个数据缓冲器与请求器相关，每个数据缓冲器还配置成存储从存储器接口接收的数据。其中存储器还配置成存储从被测器件接收的测试结果。该设备还包括结果超高速缓冲存储器，用于存储从被测器件接收的测试结果。其中序列控制逻辑单元还包括多个模式控制逻辑块，基于从存储器中存储的两个数据组中一个数据组接收的数据，多个模式控制逻辑块中至少一个逻辑块配置成输出测试模式。其中存储器中存储的测试数据组包括代表功能数据，扫描数据，和数字化模拟数据中的至少一个数据组。该设备还包括连接到存储器接口的前端处理器，在执行程序之前，前端处理器配置成装入数据组和可执行测试序列程序。该设备还包括多个选择复用器，用于从多个模式控制逻辑块中对应一个逻辑块至少接收一个输出位；和数据选择逻辑块，用于控制多个选择复用器中每个复用器的输出。其中基于存储器中存储的部分指令作为部分测试序列程序，数据选择逻辑块确定多个选择复用器中每个复用器的选择码。其中数据选择逻辑块包含被索引的表，和其中基于部分的指令，连接的数据选择逻辑块接收索引。该设备还包括有第二输出通道的第二序列控制逻辑单元，第二输出通道可连接到被测器件的输入插针；和至少存储一种类型数据组和第二可执行测试程序的第二存储器，第二序列控制逻辑单元利用第二存储器中存储的每个数据组以确定第二输出通道上输出的测试模式。该设备还包括连接前端处理器与第一和第二序列控制逻辑单元的控制线，其中在设备运行期间，控制线用于发送同步信号到第一和第二控制单元以协调第一和第二测试序列程序的执行以及协调测试模式输出到单个被测器件，被测器件可连接到第一和第二序列控制单元的输出通道。
按照本发明的另一个方面，一种物品包括有存储指令的存储媒体，在机器执行该指令时得到以下的结果在存储器中至少存储两种类型数据组，序列控制逻辑单元利用每个数据组以确定一个或多个输出通道输出的测试模式，这些输出通道可以连接到被测器件的输入插针。
还可以包括一个或多个以下的特征其中存储操作还包括在存储器中至少存储一个测试序列程序，该测试序列程序包含序列控制逻辑单元的可执行指令。该物品还包括在存储器的接口中排队来自多个请求器的存储器访问请求。该物品还包括在指令高速缓冲存储器中存储从存储器接口接收的指令。该物品还包括在多个数据缓冲器中存储从存储器接口接收的数据，每个数据缓冲器与多个请求器中的一个请求器相关。该物品还包括在存储器中存储从被测器件接收的测试结果。其中存储操作还包括在结果高速缓冲存储器中存储从被测器件接收的测试结果；和从结果高速缓冲存储器中写入存储的测试结果到存储器接口。该物品还包括从多个模式控制逻辑块中至少一个逻辑块输出测试模式到输出通道，测试模式是基于从存储器存储的数据组中接收的数据。该物品还包括在多个复用器中的每个复用器中，从多个模式控制逻辑块中对应的一个逻辑块至少接收一个输出位；和从多个复用器中的每个复用器中至少选择一个输出位。其中选择操作还包括基于存储器中存储的部分指令作为部分测试序列程序，确定多个复用器中每个复用器的选择码。
按照本发明的另一个方面，一种用于测试集成电路的方法，包括在存储器中至少存储两种类型的数据组，序列控制逻辑单元利用每个数据组以确定一个或多个输出通道输出的测试模式，这些输出通道可以连接到被测器件的输入插针。
还可以包括一个或多个以下的特征其中存储操作还包括在存储器中至少存储一个测试序列程序，该测试序列程序包含序列控制逻辑单元的可执行指令。该方法还包括在存储器的接口排队来自多个请求器的存储器访问请求。该方法还包括在指令高速缓冲存储器中存储从存储器接口接收的指令。该方法还包括在多个数据缓冲器中存储从存储器接口接收的数据，每个数据缓冲器是与多个请求器中的一个请求器相关。该方法还包括在存储器中存储从被测器件接收的测试结果。其中存储操作还包括在结果高速缓冲存储器中存储从被测器件接收的测试结果；和从结果高速缓冲存储器写入存储的测试结果到存储器接口。该方法还包括从多个模式控制逻辑块中至少一个逻辑块输出测试模式到输出通道，测试模式是基于从存储器存储的数据组中接收的数据。该方法还包括在多个复用器的每个复用器中，从多个模式控制逻辑块的对应一个逻辑块中至少接收一个输出位；和从多个复用器的每个复用器中至少选择一个输出位。其中选择操作还包括基于存储器中存储的部分指令作为部分测试序列模式，确定多个复用器中每个复用器的选择码。
本发明的实施例可以有一个或多个以下的优点。例如，利用单个多用途存储器可以降低设备的成本，因为用于测试DUT所要求的每种不同类型测试模式不需要单独的存储器。此外，利用单个多用途可以增大设备的可靠性，因为可以减少单独元件的数目，即，可以减少每种类型测试模式所需的存储器和单独逻辑块的数目。而且，与使用有多个分区存储器的系统比较，设备的编程和使用是相对地简单，因为仅仅一个存储器需要从单个源装入。
图1是第一个实施例的集成电路测试系统方框图。
图2是第二个实施例的集成电路测试系统方框图。
图3是第三个实施例的集成电路测试系统方框图。
具体实施例方式
参照图1，一种用于测试被测器件(DUT 70)的集成电路测试系统10包括序列控制逻辑块20(SCL 20)，多用途存储器60，前端处理器65(FEP 65)，输出通道50，和输入通道51。在系统10运行期间，可执行测试序列程序60a和测试数据组60b-60n装入到存储器60。每组测试数据60b-60n可以对应于不同类型的测试模式，用于测试DUT 70内包含的一段逻辑块。在装入到存储器60之后，SCL 20读出和执行程序60a中的指令，SCL 20读出和利用一个或多个数据组60b-60n中的数据块，用于产生组合测试模式并把它从输出通道50输出到DUT 70。
常规的测试系统往往包含单独的逻辑块，用于产生测试DUT所要求的每个特定测试模式。典型的是，每个单独的特定模式逻辑块包括单独的存储器，用于存储数据组和/或算法信息以产生特定类型测试模式。与此对比，系统10仅包含一个多用途存储器60，它可用于存储多个数据组，其中每个数据组对应于测试DUT所要求的不同类型测试模式。存储器60还可用于存储系统10的一个或多个可执行测试序列程序。此外，存储器60还可用于测试结果(“俘获”或“失败”)，即，在测试期间从DUT接收的输出结果。使用统一的多用途存储器可以降低系统10的成本，因为对于测试DUT所要求的每种不同类型测试模式，它不需要单独的存储器。此外，使用统一的存储器可以增大系统10的可靠性，因为可以减少单独元件的数目，即，可以减少每种类型测试模式的存储器和单独逻辑块的数目。而且，与使用有多个分区存储器的系统比较，系统10的编程和使用是相对地简单，因为仅仅一个存储器需要从单个源(例如，前端处理器65)装入。
仍然参照图1，SCL 20包括序列控制处理器25(SCP 25)，它执行测试序列程序60a，而且还控制一系列模式控制逻辑块37a-37c(PCL 37a-37c)和算法控制逻辑块41(APG 41)的输出。在由SCP 25启动之后，APG 41产生基于算法的输出位模式，可以利用硬件或执行程序60a期间或之前装入的软件程序实现该算法。使用的具体算法取决于所要求的测试类型和DUT的特性。SPL控制块37a是指基于数据组确定输出合适SCAN位的控制块。APL控制块37b是指基于数据组确定输出合适数字化模拟位的控制块。F CTRL 37c是指基于数据组确定输出合适功能数据位的控制块。
连接的PCL 37a-37c用于接收来自存储器60中存储的数据组60b-60n的数据块。PCL 37a-37c和APG 41的输出39a-39d输入到选择复用器43(MUX 43)。组合的位模式是从总线44上的MUX 43输出，控制线40上的SCP 25控制选取的组合位模式。然后，经事件逻辑块47和插针电子块49发送总线44上的组合位模式。连接的SCP25发送功能信号到控制线46上的事件逻辑块47。事件逻辑块47和插针电子块49利用控制线46上的功能信号以确定DUT 70所要求的合适输出信号特性。更详细地说，事件逻辑块47和插针电子块49利用功能信号46以确定发送到DUT 70的输出信号的合适工作特性，例如，与输出通道50连接的DUT 70中每个插针所要求的定时，电压电平和/或电流电平。
为了访问存储器60，SCL 20包括存储器接口/页面请求假脱机系统(spooler)29(MIPRS 29)，它借助于存储器总线61连接到存储器60。MIPRS 29包括连接的读写队列29a，用于接收SCL 20内各种逻辑块(“请求器”)的数据和指令读写请求。读写队列29a允许MIPRS 29保持多个读写请求并再对这些请求进行处理。在系统10的这个实施方案中，请求器包括SCP 25(它请求程序60a中的指令)，PCL 37a-37c(每个PCL可以请求数据组60b-60n中的数据)，和PE49(在输入通道51上从DUT 70接收到结果时，它可以请求数据写入)。每个请求器还包括相关的高速缓冲存储器[或缓冲器](例如，一组FIFO寄存器)，用于保持数据或指令的缓冲，它足以允许第一请求器继续运行，而同时允许MIPRS 29处理来自第二请求器的读出或写入请求。更详细地说，SCL 60包括连接到MIPRS 29的指令高速缓冲存储器25a和结果高速缓冲存储器31，它们分别用于存储从存储器60读出的指令和写入到存储器60的结果数据。类似地，每个PCL37a-37c包括FIFO寄存器38a-38c，它们用于保持从存储器60读出的测试数据和从总线34上MIPRS 29接收的测试数据。
SCL 20还包括总线接口块27，它通过总线28连接到MIPRS 29。总线接口块27还通过总线26连接到前端处理器65和通过总线26连接到序列控制处理器25(SCP 25)。在系统10运行期间，通过总线接口27和MIPRS 29发射程序和数据组，前端处理器65装入测试序列程序60a和测试数据组60b-60n到存储器60。
典型的是，在测试序列程序60a和数据组60b-60n装入到存储器60之前，程序员(“用户”)指定测试DUT 70所要求的测试模式。用户可以在前端处理器65上执行测试序列发生程序。测试序列发生程序允许用户利用与前端处理器65连接的输入/输出装置(例如，键盘或鼠标，未画出)作DUT测试选择。更详细地说，在执行测试程序(“测试序列”)期间，测试序列发生程序允许用户选择和指定DUT 70中每个插针所要求的测试模式类型和输出到DUT 70的顺序模式数目。在测试序列期间，用户还可以选择和指定来自DUT输出插针的预期结果。基于用户的选择，测试序列发生程序汇编测试序列程序60a，因此，在SCL 20执行测试序列程序60a期间，每个特定DUT插针所需的合适测试模式是在合适的时间输出。用户还可以指定DUT 70的物理特性，例如，DUT 70所要求的时钟速度和/或工作电压电平。在这种情况下，测试序列程序60a还包括反映DUT物理特性的命令(或命令字段)，因此，从SCL 20输出和输入到DUT的测试模式信号被“调节”成与DUT的工作信号要求匹配，如以下所解释的。
总线接口27包括几个寄存器REGa-REGn，前端处理器65利用这些寄存器存储程序60a的起始地址和存储器60中存储的每个数据组的起始(“基”)地址。每个数据组的基地址和长度可以变化。在系统10运行期间，在数据组写入到存储器60之前，前端处理器65写入每个数据组的基地址到一个寄存器REGa-REGn。基地址发送到MIPRS 29，MIPRS 29利用该基地址确定后续写入数据组的位置。MIPRS 29还利用每个数据组的基地址以确定从模式控制块37a-37c接收的后续读出位置，即，确定相对于每个数据组基地址的数据组内后续读出地址。
连接的前端处理器65借助于信号总线68发送命令信号到SCP25。在测试序列程序60a和测试数据60b-60n装入到存储器60之后，前端处理器65发送“START”信号到信号总线68上的SCP 25，该信号使SCP 25开始执行测试序列程序60a。当SCP 25从FEP 65接收到“START”信号时，SCP 25发送程序60a的起始地址(存储在一个寄存器REGa-REGn中)到MIPRS 29。MIPRS 29从发送的起始地址开始读出程序60a中的指令块，然后传送读出的指令到指令高速缓冲存储器25a，指令高速缓冲存储器25a再把这些指令到指令传送到总线33上的SCP 25。
如以上所描述的，寄存器REGa-REGn用于存储存储器60中存储的每组测试数据60b-60n的基地址。一旦SCP 25开始执行程序60a，SCP 25通过总线接口27读出并传送这些基地址到MIPRS 29以启动每个数据组的首次读出请求。后续的读出请求是从请求的PCL37a-37c发送到MIPRS 29，PCL 37a-37c需要来自数据组60b-60n中的附加数据。类似地，当SCP 25要求附加的指令时，SCP 25发送指令读出请求到MIPRS 29。MIPRS 29接收的每个读出请求使MIPRS29读出测试数据组60b-60n中的一页数据或指令，并返回一页数据到请求器。“页”是指数据或指令的长度，每种请求器能够把它存储到其相关的缓冲器中。每种请求器可以有不同的页面长度。
SCP 25是由控制线29连接以分别控制每个FIFO 38a-38c中保持的数据前进到每个控制块37a-37c的输出39a-39c。SCP 25还由控制线27连接到APG 41以控制算法模式的输出39d到MUX 43。SCP25还由选择线40连接到MUX 43以控制总线44上组合位模式的选择。在系统10运行期间，当SCP 25接收到测试序列程序60a中每个可执行指令时，该指令被SCP 25解码。在该执行循环期间，SCP 25确定每个PCL 37a-37c和APG 41所要求的输出位。基于这个确定，通过在控制线29和控制线27上分别发送前进信号，SCP 25从每个PCL37a-37c和APG 41推进合适位到输出39a-39c。然后，SCP 25在控制总线40上确定和输出选择码到MUX 43。选择码对应于DUT 70中每个插针所指定的测试模式，从而给每个模式控制块37a-37c和APG 41选择合适位。作为一个例子，若MUX输出总线44是32位宽(其位的位置是从位0至位31)，则指令可以指定位0作为SPL控制块37a的扫描位，而位1至位31作为APL控制块37b的模拟位。所以，在总线29上发送前进信号以输出SPL控制块37a中的1位和APL控制块37b中的31位。然后，SCP 25发送选择码以选择从SPL块37a和APL块37b输出的位，用于形成MUX 43的组合输出模式，在这种情况下，组合SPL块37a中的位0和APL块37b中的位1-位31。
总线44上输出的组合位模式输入到事件逻辑块45。事件逻辑块45还在线路46上从SCP 25接收功能控制信号。功能信号反映与输出通道50连接的DUT 70中每个插针所要求的输出信号工作特性。事件逻辑块47传送总线48上的数字信号模式和总线46a上的调节信号到插针电子块49(PE 49)。总线48上的数字信号模式是基于DUT 70所要求的定时。然后，PE 49按照总线46a上的调节信号“调节”接收的数字信号模式，例如，放大输出信号的电压，和/或把数字信号模式转换成模拟输出信号和/或调整DUT 70中一个插针或插针组所要求的输出信号定时。
从PE 49到DUT 70的调节输出信号是在与DUT插针70a-70d连接的信号通道50上输出。当测试模式输出到DUT 70上时，测试结果可以输入到输入通道51上的SCL 20，输入通道51连接到DUT 70中的插针70e。然后，接收的结果通过总线49a发送并存储在结果高速缓冲存储器31。若结果高速缓冲存储器31已存储整个页面结果，则结果高速缓冲存储器31发送写入请求给MIPRS 29以写入该页结果到存储器60。在此之后，存储器60中存储的结果可以由前端处理器65或SCP 25检索。在执行程序60a期间，SCP 25可以利用接收的结果以确定执行程序60a的指令流程(例如，基于接收的结果作出转移确定)。
存储器60可用于存储许多类型的测试数据组和/或测试程序，每个类型可能对应于不同类型的测试模式。例如，数据组类型可以包括功能数据(“F数据”)，扫描数据和数字化模拟数据。然而，表示成数字格式的任何类型数据可以存储到存储器60并从其中读出。
与特定数据组60b-60n相关的链接表可以与数据组一起存储在存储器60。链接表包含数据组中不同段的指针，并允许数据组以非线性的方式存储到存储器60并随后从其中读出。在这种情况下，特定的PCL 37a-37c可以在它们相关的FIFO寄存器38a-38c中请求和存储链接表，存储的链接表可用于访问存储器60存储的各段数据组，并基于这些链接表进行组织。
多用途存储器60可以是‘PC标准’存储器，即，配置成按照PC标准通信协议工作的存储器。在这种情况下，存储器60可以用另一个PC标准存储器代替。此外，可以利用多芯片组配置存储器60，例如，它可以被单个地址/数据总线61和MIPRS 29寻址，存储器60可以是“双列直插式存储器”(DIMM)。一般地说，可以利用任何的物理或电存储器结构，它能够作为单个统一的存储器地址空间被访问。
参照图2，第二个实施例的测试系统10包括数据选择逻辑块10a(DSL 10a)。DSL 10a描述从PCL 37a-37c和APG 41选择和分配组合位模式的另一种方法。在一些情况下，一组模式控制逻辑块的输出线路数目，例如，PCL 37a-37c和APG 41，可以超过单个复用器的输入线路容量，例如，MUX 43。所以，利用数据选择查阅逻辑块42(DSLLB 42)的输出控制多个复用器43a-43f，DSL 10a能够使相对大数目的输入被复用。更详细地说，每个PCL 37a-37c和APG 41在总线39a-39d上分别输出32位数据。连接的16个选择复用器43a-43p用于分别从PCL 37a-37c和APG 41的每个输出总线39a-39n接收2位。然后，选择每个MUX 43a-43p在16个输出总线D(0:1)-D(30:31)上分别输出2位，从而在总线44上形成组合位模式。为了在总线44上选择合适的组合位模式，在执行测试序列程序60a之前，DSLLB 42装入索引查询表。连接的DSLLB 42用于从线路40上的SCP 25接收4位数据选择索引40a(DS索引0:3)，然后，分别输出3位选择码到选择线路43a-43p上的每个MUX 43a-43p。数据选择索引40a对应于系统10运行期间从存储器60或RAM 75取出的SDS指令33a的部分操作数字段。在这种情况下，SCP 25解码SDS指令并输出对应的4位数据选择索引40a(DS索引0:3)到DSLLB 42。DSLLB 42利用接收的4位‘DS索引’索引进入存储的查询表并分别输出16个单独的3位选择码到每个MUX 43a-43p，其中每个3位码是在分开的选择总线45a-45p上。
这种用于控制具有索引查询表的多个复用器方法可以允许有相对短操作码字段的可执行指令控制相对大数目的复用器。在这种情况下，SDS指令被汇编和利用4位操作码字段表示并用于选择16个3位选择码，这些选择码分别在线路45a-45p上从DSLLB 42输出。这种方法的优点是，相对小的操作码用于产生足够多的单个选择码以控制多个复用器。
组合位模式44可以分割并分配到集成电路的不同物理部分或不同的电路板。例如，输出总线44的32位被分成2个16位组，分别为D(0-15)和D(16-31)，其中各自被分配到不同的电路板或集成电路。这可以是这样的情况，其中用于控制32位测试模式所要求的逻辑数目超过单个集成电路或电路板的电路容量。
参照图3，第三个实施例的集成电路测试系统100包括几个测试序列发生器板80a-80n，每个序列发生器板分别包含多个序列控制逻辑块(SCL)20a-20b，20c-20d，和20m-20n。每个SCL 20a-20n经输入通道51a-51n和输出通道50a-50n连接到DUT中的一组输入/输出插针。每个SCL 20a-20n连接到相关的多用途存储器81a-81n，这些存储器按照与上述存储器60类似的方式工作，即，每个存储器81a-81n用于保持测试序列程序和输出测试模式到DUT 70的多个数据组。系统100包括前端处理器65(FEP 65)，前端处理器65是由控制总线61和数据总线62连接到每个SCL。数据总线62按照“菊花链”方式分别连接到每个SCL 20a-20n中包含的总线接口块27a-27n。每个总线接口块27a-27n连接到相关的存储器81a-81n。
在系统100运行期间，FEP 65经总线62装入可执行测试序列程序，通过总线接口块27a-27n并进入相关的存储器81a-81n。装入到每个存储器81a-81n的可执行程序和测试数据组适合于分别连接到每个SCL处理器20a-20n的每个插针。然后，FEP 65通过控制总线61发出“START”信号到每个SCL以启动测试程序的执行。
在DUT 70的测试期间，FEP 65可以在总线61上发送同步(“SYNCH”)信号到两个(或多个)SCL处理器以同步这两个SCL处理器的运行。为了协调多个SCL的同步运行，系统10a还可以包含系统时钟90，系统时钟90经时钟线路91连接到每个SCL处理器。
控制总线61可以是双向的，并允许FEP 65和每个SCL 20a-20n互相发送和接收协调信号。例如，在确定为失败的测试结果的测试期间，SCL 20a可以在输入通道51a上接收测试输出。然后，SCL 20a可以在控制总线61上发送指出确定失败的协调信号到另一个SCL，例如，SCL 20c。SCL 20c可以利用从SCL 20a接收的结果以确定执行它自己的测试序列程序的流程，或暂停执行它的测试序列程序。
统一的存储器60不必用于测试系统中所有单独的特定模式逻辑块。相反地，统一的存储器可以服务于两个或多个单独的特定模式逻辑块，与此同时，其他的逻辑块仍然可以有专用的存储器和/或分享单独的统一存储器地址空间。
上述实施例中测试集成电路的过程(或方法)不限于利用图1至3所示的硬件和软件。以下称之为过程200的该过程可以在任何计算或处理环境中找到它的应用。可以利用硬件，软件或二者的组合实现过程200。过程200可以在可编程计算机或其他机器上执行的计算机程序中实现，这些机器中的每个机器包含处理器和该处理器可读出的存储媒体。
此处没有描述的其他实施例也是在以下权利要求书的范围内。
权利要求
1.一种用于测试集成电路的设备，该设备包括有输出通道的序列控制逻辑单元，输出通道可连接到被测器件；和至少存储两种类型数据组的存储器，序列控制逻辑单元利用每个数据组以确定输出通道上输出的测试模式。
2.按照权利要求1的设备，其中存储器还配置成至少存储一个测试序列程序，它包含序列控制逻辑单元的可执行指令，其中，在设备运行期间，测试序列程序是由序列控制逻辑单元执行。
3.按照权利要求2的设备，其中序列控制逻辑单元还包括有连接读写队列的存储器接口，用于从至少两个单独请求器接收存储器的访问请求。
4.按照权利要求3的设备，其中序列控制逻辑单元还包括连接的指令超高速缓冲存储器，用于接收和保持来自存储器接口的可执行指令。
5.按照权利要求3的设备，其中序列控制逻辑单元还包括多个数据缓冲器，每个数据缓冲器与请求器相关，每个数据缓冲器存储从存储器接口接收的数据。
6.按照权利要求3的设备，其中存储器还配置成存储从被测器件接收的测试结果。
7.按照权利要求6的设备，还包括结果超高速缓冲存储器，用于存储从被测器件接收的测试结果。
8.按照权利要求3的设备，其中序列控制逻辑单元还包括多个模式控制逻辑块，基于从存储器中存储的一个数据组接收的数据，多个模式控制逻辑块中至少一个逻辑块配置成输出测试模式。
9.按照权利要求8的设备，其中存储器中存储的至少一个数据组包括代表功能数据、扫描数据、和数字化模拟数据的至少一个数据组。
10.按照权利要求3的设备，还包括连接到存储器接口的前端处理器，在执行程序之前，前端处理器装入数据组和可执行测试序列程序。
11.按照权利要求8的设备，还包括多个选择复用器，用于从多个模式控制逻辑块中对应一个逻辑块至少接收一个输出位；和数据选择逻辑块，用于控制多个选择复用器中每个复用器的输出。
12.按照权利要求11的设备，其中基于存储器中存储的部分指令作为部分测试序列程序，数据选择逻辑块确定多个选择复用器中每个复用器的选择码。
13.按照权利要求12的设备，其中数据选择逻辑块包含被索引的表，和其中基于部分的指令，连接的数据选择逻辑块用于接收索引。
14.按照权利要求3的设备，还包括有第二输出通道的第二序列控制逻辑单元，第二输出通道可连接到被测器件的输入插针；和至少存储一种类型数据组和第二可执行测试程序的第二存储器，第二序列控制逻辑单元利用第二存储器中存储的每个数据组以确定第二输出通道上输出的测试模式。
15.按照权利要求14的设备，还包括连接前端处理器与第一和第二序列控制逻辑单元的控制线，其中，在设备运行期间，控制线用于发送同步信号到第一和第二控制单元以协调第一和第二测试序列程序的执行以及协调测试模式输出到单个被测器件，被测器件可连接到第一和第二序列控制单元的输出通道。
16.一种物品，包括有存储指令的存储媒体，在机器执行该指令时得到以下的结果在存储器中至少存储两种类型数据组，序列控制逻辑单元利用每个数据组以确定一个或多个输出通道输出的测试模式，这些输出通道可以连接到被测器件的输入插针。
17.按照权利要求16的物品，其中存储操作还包括在存储器中至少存储一个测试序列程序，该测试序列程序包含序列控制逻辑单元的可执行指令。
18.按照权利要求17的物品，还包括在存储器的接口中排队来自多个请求器的存储器访问请求。
19.按照权利要求17的物品，还包括在指令高速缓冲存储器中存储从存储器接口接收的指令。
20.按照权利要求18的物品，还包括在多个数据缓冲器中存储从存储器接口接收的数据，每个数据缓冲器与多个请求器中的一个请求器相关。
21.按照权利要求18的物品，还包括在存储器中存储从被测器件接收的测试结果。
22.按照权利要求21的物品，其中存储操作还包括在结果高速缓冲存储器中存储从被测器件接收的测试结果；和从结果高速缓冲存储器写入中存储的测试结果到存储器。
23.按照权利要求18的物品，还包括从多个模式控制逻辑块中至少一个逻辑块输出测试模式到输出通道，测试模式是基于从存储器存储的数据组中接收的数据。
24.按照权利要求21的物品，还包括在多个复用器中的每个复用器中，从多个模式控制逻辑块中对应一个逻辑块至少接收一个输出位；和从多个复用器中的每个复用器至少选择一个输出位。
25.按照权利要求24的物品，其中选择操作还包括基于存储器中存储的部分指令作为部分测试序列程序，确定多个复用器中每个复用器的选择码。
26.一种测试集成电路的方法，包括在存储器中至少存储两种类型数据组，序列控制逻辑单元利用每个数据组以确定一个或多个输出通道输出的测试模式，这些输出通道可以连接到被测器件的输入插针。
27.按照权利要求26的方法，其中存储操作还包括在存储器中至少存储一个测试序列程序，该测试序列程序包含序列控制逻辑单元的可执行指令。
28.按照权利要求27的方法，还包括在存储器的接口中排队来自请求器的存储器访问请求。
29.按照权利要求27的方法，还包括在指令高速缓冲存储器中存储从存储器接口接收的指令。
30.按照权利要求28的方法，还包括在多个数据缓冲器中存储从存储器接口接收的数据，每个数据缓冲器是与多个请求器中的一个请求器相关。
31.按照权利要求28的方法，还包括在存储器中存储从被测器件接收的测试结果。
32.按照权利要求31的方法，其中存储操作还包括在结果高速缓冲存储器中存储从被测器件接收的测试结果；和从结果高速缓冲存储器写入存储的测试结果到存储器接口。
33.按照权利要求28的方法，还包括从多个模式控制逻辑块中至少一个逻辑块输出测试模式到输出通道，测试模式是基于从存储器存储的数据组中接收的数据。
34.按照权利要求31的方法，还包括在多个复用器中的每个复用器中，从多个模式控制逻辑块中对应的一个逻辑块至少接收一个输出位；和从多个复用器中的每个复用器中至少选择一个输出位。
35.按照权利要求34的方法，其中选择操作还包括基于存储器中存储的部分指令作为部分测试序列程序，确定多个复用器中每个复用器的选择码。
全文摘要
一种用于测试集成电路(70)的设备(10)，该设备包括有输出通道(50)的序列控制逻辑单元(20)，输出通道(50)可连接到被测器件(70)；和至少存储两种类型数据组(60b，60c，...)的存储器(60)，序列控制逻辑单元(20)利用每个数据组以确定输出通道上输出的测试模式。
文档编号G11C29/56GK1653346SQ03810443
公开日2005年8月10日 申请日期2003年5月8日 优先权日2002年5月8日
发明者杰米·S.·库仑, 博奈尔·G.·韦斯特 申请人:尼佩泰斯特公司