专利名称：延迟控制电路及延迟控制方法
技术领域：
本发明涉及一种存储器件、延迟电路、延迟信号产生方法以及控制存储器件数据输出方法。
相关申请数据这是2002年10月30日提出的申请号为10/283,124的申请的部分继续申请；因此通过引用将其全部内容合并于此。
背景技术：
图1说明现有技术的存储器件的方框图。存储器件100包括存储单元阵列110、时钟同步电路模块120、读指令路径模块130、数据输出缓冲器140、模式寄存器150以及延迟(latency)电路160。操作时，数据写进存储单元阵列110并从存储单元阵列110读出。如果向存储器件110发出读指令，将根据从外部接收的地址从存储单元阵列110读出数据。缓冲器116接收并临时存储地址。行解码器112接收存储的地址，并从地址中解码出存储单元阵列110的行地址。列解码器114接收存储的地址，并从地址中解码出存储单元阵列110的列地址。存储单元阵列110输出以该行和列地址编址的数据。数据输出缓冲器140接收从存储单元阵列110输出的数据，并根据来自延迟电路160的延迟信号和内部数据输出时钟信号CLKDQ输出数据。
时钟同步电路模块120根据外部时钟信号ECLK，产生数据输出时钟信号CLKDQ。外部时钟信号ECLK为存储器件100的多数指令充当参考时钟信号。确切地，多数指令与外部时钟信号ECLK同步地发向存储器件100。如图1所示，时钟同步电路模块120是延迟锁定环(DLL，Delayed locked loop)电路。DLL电路120包括可变延时器122、数据输出缓冲器副本124以及鉴相器126。DLL电路120是一个著名的电路，如美国专利号5,614,855所描述，这里并不详细描述。DLL电路120产生数据输出时钟信号CLKDQ作为外部时钟信号ECLK的相位超前版本(phase lead version)。即，数据输出时钟信号CLKDQ具有与外部时钟信号ECLK相同的频率，但数据输出时钟信号CLKDQ的脉冲领先于外部时钟信号ECLK的脉冲一个数据输出时间间隔tSAC。数据输出时间是数据输出缓冲器140输出数据所需时间的量度。相应地，DLL电路120与外部时钟ECLK同步地将数据从数据输出缓冲器140输出。
读指令路径模块130接收读指令和外部时钟信号ECLK。内部时钟发生器132接收外部时钟信号ECLK，并根据外部时钟信号ECLK产生内部时钟信号PCLK。确切地，内部时钟信号PCLK是外部时钟信号ECLK的缓冲的版本。因此，内部时钟信号PCLK具有与外部时钟信号ECLK相同的频率，且内部时钟信号PCLK摇摆(swing)的电平是相对外部时钟信号ECLK有延迟的CMOS电平(VSS-VCC)缓冲信号。内部时钟信号PCLK用于控制存储器件100中的外围电路(未示出)，如数据读出放大器、数据多路复用器等等。在读指令路径模块130中的读指令缓冲器134接收读指令和内部时钟信号PCLK。读指令缓冲器134与内部时钟信号PCLK同步地输入读指令，并输出提供给延迟电路160的内部读信号PREAD。
存储器件100有几个操作模式。模式寄存器150存储发到存储器件100的模式寄存器组(MRS，mode register set)指令。MRS指令表示存储器件100的模式。CAS延迟信息由MRS指令确定。CAS延迟信息表示CAS延迟模式，其是在收到读指令或列地址直到由存储器件100输出数据之间外部时钟信号ECLK应发生的时钟周期数。换种说法，在收到读指令(与读指令一起发出的列地址)之后，在CAS延迟数量个时钟周期内从存储器件中输出数据。
延迟电路160从模式寄存器150接收CAS延迟信息，并产生延迟信号，这样使数据输出缓冲器140能按照需要的CAS延迟输出数据。更具体地，当延迟信号使能时，数据输出缓冲器140响应数据输出时钟信号CLKDQ，输出所存储的数据。
图2说明现有技术的延迟电路160。如图所示，延迟电路160包括级联的第一、第二和第三D型触发器(D-flip flop)215、225和235。每个D型触发器在其时钟输入时接收数据输出时钟信号CLKDQ。内部读信号PREAD提供给第一D型触发器215的D输入端。内部读信号PREAD和每个第一到第三D型触发器215、225和235的Q输出端分别与第一到第四切换开关210、220、230和240相连。第一到第四切换开关210、220、230和240分别由从CAS延迟信息解码得到的CAS延迟指示(indicator)CL1、CL2、CL3和CL4控制。即，CAS延迟信息是表示CAS延迟模式的N个比特。该N个比特由简单逻辑解码器(未示出)解码以产生与每个CAS延迟模式相关联的CAS延迟指示CL1-CL4。将会看到，对应于激活的CAS延迟模式的CAS延迟指示将是，例如，逻辑高，而其它CAS延迟指示将是逻辑低。第一到第四切换开关210、220、230和240的输出充当延迟信号。操作时，只有一个CAS延迟模式将是逻辑高；因此，只有第一到第四切换开关210、220、230和240之一将传送作为延迟信号输出的信号。例如，当CAS延迟是1时，CL1是逻辑高并打开第一切换开关210。这时，其它CAS延迟指示CL2、CL3和CL4是逻辑低。然后通过第一切换开关210传送内部读信号作为延迟信号。当CAS延迟是2(即CL等于2)时，则CL2为逻辑高，而CL1、CL3和CL4是逻辑低。这样，通过第一D型触发器215和第二切换开关220传送内部读信号PREAD作为延迟信号。第一D型触发器215由数据输出时钟信号CLKDQ触发，并延迟作为延迟信号而输出的内部读信号PREAD大约一个时钟周期。当CAS延迟是3或4时的操作与上面讨论的CAS延迟是2时的类似，因此为简洁不再重复。此外，应该了解，可用更多的D型触发器和切换开关处理大于4的CAS延迟。
图3A说明CAS延迟是1时读操作的定时图。在时钟周期C0，发出读指令310，在一个内部延迟时间间隔tREAD之后由读指令路径模块130产生内部读信号PREAD。然后响应上面关于图2讨论的内部读信号PREAD而使能延迟信号。如图3A进一步所示，DLL电路120产生数据输出时钟信号CLKDQ，这样，数据输出时钟信号CLKDQ的上升沿将外部时钟信号ECLK的上升沿提前一段时间间隔tSAC，这里时间间隔tSAC等于使能从数据输出缓冲器140数据输出与来自存储器件100的实际数据输出之间的延迟。如上述关于图1进一步的讨论，数据输出缓冲器140仅在使能了延迟信号时，由数据输出时钟信号CLKDQ触发输出数据。因为本例中CAS延迟已设为1，延迟信号在接收到数据输出时钟信号CLKDQ之前已被使能。结果，当接收到读指令310时，与外部时钟信号ECLK的时钟脉冲C0之后的第一个时钟脉冲CL1同步地，从存储器件100输出数据。时间延迟tREAD和tSAC是根据当前处理技术设置的内部延迟。最小化这些延迟将改善关于延迟信号在接收到数据输出时钟信号CLKDQ之前何时必须使能的定时容限(timingmargin)。随着操作频率升高(即，外部时钟信号ECLK频率升高)时，外部时钟信号ECLK的时钟脉冲之间的周期减小。这减小了提供延迟信号的定时容限。结果，高于一定的操作频率的情况下，延迟信号在数据输出时钟信号CLKDQ之后使能，且数据不再以所需要的CAS延迟输出。这导致数据读操作失败。
图3B说明了另一个例子，其中操作频率足够低使得以CAS延迟2发生正确的数据读操作。但是，图3C说明了存储器件100在高操作频率时的操作，其中发生数据读操作失败。如本例所示，tREAD加tSAC大于外部时钟信号ECLK的周期tCC，以使得在数据输出时钟信号CLKDQ的脉冲CDQ1的上升沿之后发出内部读信号PREAD。这样延迟信号在数据输出时钟信号CLKDQ的脉冲CDQ4之后为需要的CAS延迟变为使能。在图3C的例子中，需要的CAS延迟是4，且如图所示，根据CAS延迟5而不是CAS延迟4输出数据。结果，发生数据读操作失败。
发明内容
依照本发明的存储器件包括从中读出数据的存储单元阵列。所读数据存储在输出缓冲器中，该缓冲器根据按该存储器件所需的CAS延迟产生的延迟信号输出数据。存储器件包括延迟电路，其允许实现存储器件所需的CAS延迟，即使当存储器件高频操作时也无读操作错误。
更具体地说，延迟电路根据所需的CAS延迟，有选择地使至少一个传送信号与至少一个采样信号相关联，以在相关联的采样与传送信号之间产生想要得到的定时关系。由延迟电路依照至少一个采样信号存储所读信息，并基于与存储所读信息所用的采样信号相关联的传送信号，产生延迟信号。
本发明延迟电路的配置和方法用于指示或确定存储器件的存储单元阵列被读取的时间点，以及指示或确定产生关于第一指示的延迟信号的时间点。通过在第一和第二指示之间，根据所需要的CAS延迟建立关系，依照所需要的CAS延迟实现读操作。
从下面所给的详细描述和所附示意图，将更全面理解本发明，其中，相同的元件用相同的标号表示，这些标号仅为了解释而给出，因而不应视为本发明的限制，其中图1说明现有技术的存储器件的方框图；图2图解现有技术的延迟电路；图3A说明CAS延迟为1时图1中存储器件的读操作定时图；图3B说明CAS延迟为2时图1中存储器件的读操作定时图；图3C说明CAS延迟为4时图1中存储器件的读操作定时图；图4A-4C说明依照本发明的存储器件的示范的实施例；图5说明图4A-4C中延迟时间信号发生器的实施例；图6说明图5中采样时钟信号发生器和传送信号发生器的实施例；图7说明图4A-4C中主时钟发生器的实施例；图8说明图7中主时钟发生器的操作；图9A-9T说明图4A、4B或4C中具有图5所示延迟信号发生器的存储器件产生或接收到的信号的波形；图10A说明图5中多路复用器的实施例；图10B说明映射传送信号，以便为图10A所示多路复用器的实施例输出传送时钟信号；图11说明图4A-4C中延迟信号发生器的另一实施例；图12A-12S说明图4A、4B或4C中具有图11所示延迟信号发生器的存储器件产生或接收到的信号的波形；图13A说明了图11中的多路复用器的实施例；图13B说明映射采样信号，以便为图13A所示多路复用器的实施例输出采样时钟信号；图14说明图4A-4C中的延迟信号发生器的另一实施例；图15说明了图14中采样时钟信号发生器和传送信号发生器的实施例；图16说明了CAS延迟模式2-5的表格，该表格解释了对于图15实施例中每个CAS延迟模式，第一至第四传送时钟信号TCLK1-TCLK4中哪一个及第一至第四采样时钟信号SCLK1-SCLK4中哪一个变成激活(active)；图17A-17S说明了图4A、4B或4C中具有图14所示延迟信号发生器的存储器件在CAS延迟模式是4时，产生或接收到的信号的波形；以及图18A-18S和19A-19S分别说明了CAS延迟模式3和5时的图17所示的波形。
具体实施例方式
图4A说明依照本发明的存储器件的实施例。如图所示，存储器件400包括存储单元阵列110、时钟同步电路模块120、读指令路径模块130、数据输出缓冲器140、模式寄存器150以及延迟电路500。相同的标号用于指明存储器件400和背景技术部分所述的现有技术的存储器件100之间相同的组件。因此，为简洁起见这些相同组件的描述不再重复。
图4B更具体地表示了延迟电路500的实施例。如图所示，延迟电路500包括延迟信号发生器502，其根据数据输出时钟CLKDQ、主时钟信号PCLKD、内部读信号PREAD和CAS延迟信息产生延迟信号。在延迟电路500中的读指令路径模块副本460根据数据输出时钟信号CLKDQ的缓冲版本产生主时钟信号PCLKD，该缓冲信号由时钟同步电路模块120中的数据输出缓冲器副本124产生。同样地，延迟电路500已被表示为与时钟同步电路模块120共享数据输出缓冲器副本124。读指令路径模块副本460和延迟信号发生器502的操作将在下面讨论延迟电路500第二个实施例之后更具体地描述。
图4C说明了延迟电路500的第二个实施例。在该实施例中，延迟电路500并不包括数据输出缓冲器副本124或读指令路径模块副本460。作为替代，如图4C所示，这些元件在延迟电路500的外部。
接下来，将详细描述读指令路径模块副本460和延迟信号发生器502。
读指令路径模块副本460包括内部时钟发生器副本462，其从数据输出缓冲器副本124接收数据输出时钟信号CLKDQ的缓冲版本。数据输出缓冲器副本124复制数据输出缓冲器140的输出延迟。从而，缓冲的时钟信号CLKF是数据输出时钟信号CLKDQ的延迟版本。内部时钟发生器副本462是内部时钟发生器132的副本，并产生副本内部时钟信号PCLKR。主时钟发生器700接收内部时钟信号PCLK和副本内部时钟信号PCLKR，并产生主时钟信号PCLKD。
图7说明主时钟信号发生器700的实施例。如图所示，非门704接收副本内部时钟信号PCLKR。非门704的输出控制PMOS晶体管706的操作，PMOS晶体管706在电源电压VCC和参考电压或地态VSS之间与NMOS晶体管708串联。NMOS晶体管708的操作由复位信号控制。在连接PMOS晶体管706和NMOS晶体管708之间的节点产生使能信号。该使能信号由锁存器720锁存，该锁存器720以环路配置连接到使能信号节点EN的非门722和724组成。AND(与)门710接收使能信号和延迟的内部时钟信号PCLK2。延迟单元702接收并延迟内部时钟信号PCLK以产生延迟的内部时钟信号PCLK2。延迟的时间间隔基本上等于根据副本内部时钟信号PCLKR产生使能信号的时间间隔。AND门710的输出充当主时钟信号PCLKD。
图8说明了主时钟发生器700的操作。如图所示，当使能复位信号时，NMOS晶体管708将使能信号拉为逻辑低。结果，AND门710产生逻辑低的主时钟信号PCLKD。当复位信号不再使能时，副本内部时钟信号PCLKR控制使能信号状态，以使得在副本内部时钟信号PCLKR的上升沿，使能信号变为逻辑高的状态。结果，AND门710将输出延迟的内部时钟信号PCLK2作为主时钟信号PCLKD。副本内部时钟信号PCLKR从DLL电路120的输出中产生。结果，副本内部时钟信号PCLKR经受一些抖动，这降低了存储器件的频率性能。通过使用副本内部时钟信号PCLKR来使能主时钟信号PCLKD并通过输出主时钟信号PCLKD作为没有经受这种抖动的内部时钟信号PCLK的延迟版本，主时钟发生器700产生无抖动的主时钟信号PCLKD。此外，由于内部时钟信号PCLK为很多存储器件400中的外围电路充当内部时钟信号，所以内部时钟信号经受很大的负载。与之对比，主时钟信号PCLKD并没有如此负荷，因此可用作延迟电路500的时钟信号，如下详细描述。
图5说明了延迟信号发生器502示范性的实施例。如图所示，延迟信号发生器502包括采样信号发生器510，用于产生第一至第四采样信号S1-S4，在本实施例中，其分别充当第一至第四采样时钟信号SCLK1-SCLK4。相应地，在本实施例中，采样信号发生器510充当采样时钟信号发生器，其根据主时钟信号PCLKD产生采样时钟信号。类似地，传送信号发生器550根据数据输出时钟信号CLKDQ产生第一至第四传送信号T1-T4。采样时钟信号发生器5 10和传送信号发生器550分别包括第一和第二循环移位寄存器520和560，如图6所示。
如图6所示，第一至第四D型触发器521-524级联。第一至第四AND门525-528分别有一个输入连接到第一至第四D型触发器521-524的Q输出端。第一至第四AND门525-528的另一个输入及第一至第四D型触发器521-524的时钟输入，在采样时钟信号发生器510的情况下接收主时钟信号PCLKD，或在传送信号发生器550的情况下接收数据输出时钟信号CLKDQ。同样如图所示，最后的第四D型触发器524的Q输出馈送给第一D型触发器521的D输入端。第一至第四AND门525-528的输出在采样时钟信号发生器510的情况下提供第一至第四采样时钟信号SCLK1-SCLK4，或在传送信号发生器550的情况下提供第一至第四传送信号T1-T4。最后，第一至第四D型触发器521-524的复位输入端接收复位信号。第一D型触发器521是可置位D型触发器而第二至第四D型触发器522-524是可复位D型触发器。复位信号使能移位寄存器的预置，使得第一D型触发器是SET(置位)(逻辑高状态)而其它是RESET(复位)(逻辑低状态)。
逻辑高信号将在接收的时钟信号的上升沿载入到第一D型触发器521，且这个脉冲将在每个时钟信号脉冲都被接收时被传送到第二至第四D型触发器522-524。相应地，当逻辑高信号驻留在第一至第四D型触发器521-524中某一个时，第一至第四AND门525-528中相应的一个与所接收到的时钟信号同步地输出逻辑高脉冲。该操作图示于图9A、9D、和9E-9M。图9A说明了复位信号，图9D和9E分别表示了数据输出时钟信号CLKDQ及主时钟信号PCLKD。图9F-9I说明了第一至第四传送信号T1-T4，而图9J-9M说明了第一至第四采样时钟信号SCLK1-SCLK4。
回到图5，延迟信号发生器502还包括所读信息存储单元530。所读信息存储单元530包括第一至第四锁存531-534。第一至第四锁存531-534在其时钟输入时分别接收第一至第四采样时钟信号SCLK1-SCLK4，在其锁存输入时接收内部读信号PREAD，其复位输入端连接到复位信号，并分别产生第一至第四输出信号LS1-LS4。每个锁存器在接收到的各自采样时钟信号的上升沿锁存内部读信号PREAD。该操作图示于图9N-9R。
图9N说明内部读信号PREAD，而图9O-9R说明输出信号LS1-LS4。如图所示，如果在图9L所示的第三采样时钟信号SCLK3转变为逻辑高时，PREAD信号是逻辑高，则第三锁存器533锁存逻辑高的PREAD信号，并产生逻辑高的输出信号LS3。
图5还说明分别由第一至第四切换开关535-538接收第一至第四输出信号LS1-LS4。切换开关的输出各连接到输出锁存539。第一至第四切换开关535-538是否传送各自接收到的第一至第四输出信号LS1-LS4到输出锁存539，依赖于该切换开关接收到的传送信号的状态，将在下面更详细介绍。例如，如果第三切换开关537在第三输出信号LS3是逻辑高时接收到逻辑高的传送信号，如图9Q所示，则逻辑高输出信号LS3传送到锁存器539，并产生逻辑高的延迟信号，如图9S所示。对于第一至第四锁存器531-534，输出锁存器539的复位输入端也连接到复位信号，当复位信号使能时，其状态复位为0。
图5所示的延迟信号发生器502还包括映射单元540。映射单元540包括第一至第四多路复用器541-544，其是四输入一输出多路复用器。第一至第四多路复用器541-544中的每一个接收第一至第四传送信号T1-T4中的每一个，并输出第一至第四传送信号T1-T4之一到所读信息存储单元530中对应的第一至第四切换开关535-538之一。第一至第四多路复用器541-544中每一个所做的选择由CAS延迟信息控制，下面将更详细讨论。
图5中所示的延迟信号发生器502支持四种CAS延迟模式，如同由形成延迟信号发生器502的电路中四个D型触发器、锁存器、切换开关及多路复用器所证实。然而，本发明并不限于支持四种CAS延迟模式，而是可通过增加或减少形成延迟电路500的D型触发器、锁存器、切换开关和多路复用器的数目，而支持更多或更少CAS延迟模式。
图10A说明第一至第四多路复用器541-544的实施例，其中所支持的四个CAS延迟模式是模式2-5。如图所示，每个第一至第四多路复用器541-544将第一至第四传送信号T1-T4之一分别映射为输出传送信号TCLK1-TCLK4。这里，形成CAS延迟信息的N位可用作第一至第四多路复用器541-544的选择信号，如图10A所示。或者，也如图10A所示，第一至第四多路复用器541-544中每一个的门由各CAS延迟指示CL2-CL5控制。CAS延迟指示以背景技术部分讨论过的方式从CAS延迟信息中解码。每个门根据各CAS延迟指示，有选择地传送传送信号T1-T4之一作为传送时钟信号TCLK1-TCLK4。对于图10A所示的多路复用器的实施例，图10B解释了将第一至第四传送信号T1-T4中的哪一个映射为第一至第四输出传送信号TCLK1-TCLK4。
下面，将参考图9A-9T，描述依照图4A-4C和图5、6、7、10A和10B所示实施例的存储器件的高频操作。图9A说明了复位信号。当使能时，复位信号复位DLL电路120、读指令路径模块130、主时钟发生器700和延迟电路500。结果，如图9D-9M和9S所示，数据输出时钟信号CLKDQ、主时钟信号PCLKD、第一至第四传送信号T1-T4、第一至第四采样时钟信号SCLK1-SCLK4以及延迟信号复位为逻辑低或零状态。
图9B说明外部时钟信号ECLK。为了理解外部时钟信号ECLK与数据输出时钟信号CLKDQ和主时钟信号PCLKD两者之间的关系，外部时钟信号ECLK的脉冲已标为1、2、3等。如图9D所示，在第一个内部延迟时间间隔tRS1之后，DLL电路120开始产生输出时钟信号CLKDQ。如图9E所示，在第二个内部延迟时间间隔tRS2之后，主时钟发生器700开始产生主时钟信号PCLKD。如前所述，输出数据时钟信号CLKDQ提前于外部时钟信号ECLK一个时间间隔tSAC。输出数据时钟信号CLKDQ的时钟脉冲也已被标为1、2、3等，以表示这些时钟信号脉冲和外部时钟信号ECLK的时钟信号脉冲之间的关系。在产生输出数据时钟信号CLKDQ之后经过等于tSAC加tREAD的时间间隔，主时钟发生器700开始产生主时钟信号PCLKD。时间间隔tSAC已在上面详细讨论。时间间隔tREAD是读指令缓冲器134收到读指令和产生内部读信号PREAD之间的时间间隔。图9E中所示的主时钟信号PCLKD的脉冲也已标为1、2、3等，以表示这些时钟信号脉冲与数据输出时钟信号CLKDQ和外部时钟信号ECLK的时钟信号脉冲之间的对应关系。因此，应该理解，复位操作在这些时钟信号之间建立了定时关系。
如图9F-9I相应于图9D所示，一旦传送时钟发生器550开始接收输出数据时钟信号CLKDQ的时钟信号脉冲，产生第一至第四传送信号T1-T4的脉冲。已在图9F-9I中说明，每个传送信号的频率等于外部时钟信号ECLK的频率除以所支持的最大CAS延迟模式数。即，应该理解，传送信号的频率由第二循环移位寄存器560中的D型触发器数决定。
图9J-9M相应于图9E说明了当主时钟发生器700开始产生主时钟信号PCLKD的脉冲时，采样时钟发生器510产生第一至第四采样时钟信号SCLK1-SCLK4。与传送信号一样，采样时钟信号的频率也等于外部时钟信号ECLK的频率除以所支持的最大CAS延迟模式数。即，第一至第四采样时钟信号SCLK1-SCLK4的频率由第一循环移位寄存器520中的D型触发器数决定。
依照本发明的实施例以上讨论的操作适用于由本发明的该实施例所支持的四个可能的CAS延迟模式二-五中的任一个。图9F-9I包括表示在CAS延迟模式是4时将第一至第四传送信号T1-T4中的哪一个映射到第一至第四输出传送信号TCLK1-TCLK4的括号。同样地，图9O-9T说明当CAS延迟模式是4且存储器件400接收到读指令时，如图9C所示，输出信号LS1-LS4、延迟信号和从存储器件400输出的数据。
如图9C所示，在这个操作例子里，当外部时钟信号ECLK的时钟信号脉冲3变为逻辑高时，接收到读指令信号。因此，如图9N所示，读指令路径模块130在内部延迟tREAD之后产生内部读信号PREAD。
如图9F-9I所示，当CAS延迟是4时，第一至第四传送信号T1-T4由映射单元540映射为第二、第三、第四和第一输出信号TCLK2、TCLK3、TCLK4和TCLK1。换句话说，第一至第四切换开关535-538分别接收第四、第一、第二和第三传送信号T1-T4。同样地，当内部读信号PREAD如图9N所示变为逻辑高时，第三采样时钟信号SCLK3使第三锁存器533锁存逻辑高的PREAD信号。其它的锁存器将具有锁存的逻辑低PREAD。因此，仅有来自第三锁存533的第三输出信号LS3具有逻辑高状态，如图9O-9R所示。
然后，当第二传送信号T2变为逻辑高时，第三切换开关537向输出锁存器539提供逻辑高信号，后者接着提供逻辑高的延迟信号，如图9S所示。因为当输出数据时钟信号CLKDQ在其脉冲7处变为高电平时延迟信号是逻辑高，所以存储器件400将在如图9B所示外部时钟信号ECLK的脉冲7的上升沿输出数据D1，如图9T所示。因此，随着在外部时钟信号ECLK的脉冲3期间接收到读指令且在外部时钟信号ECLK的脉冲7从存储器件400输出数据，对如图9B所示的高频操作，实现CAS延迟4。在该实施例中，输出了单个数据字；但是，本发明并不限于该实施例。相反，通过增加读指令的长度，数据字输出数可以增加。
将会明白，映射单元540根据CAS延迟，有选择地将传送信号与采样时钟信号相关联，以在采样和传送信号之间产生所要的定时关系。然后这一定时关系控制存储器件400接收到读指令和输出数据之间的时间间隔。更具体地，该定时关系控制接收到内部读信号PREAD与产生延迟信号之间的时间间隔。这里，采样时钟信号触发第一至第四锁存531-534，并在接收到读指令时，用于指定时间点。然后，传送信号与采样时钟信号之间的关联充当有关应该何时产生延迟信号的第二个时间指针(pointer)。通过这种配置和方法，可防止高频操作时的读操作错误。
图11说明依照本发明的延迟信号发生器502的另一实施例。如图所示，在该实施例中延迟信号发生器502与图5中的实施例相同，除了映射单元540已被除去，并添加了新的映射单元1100。同样，复位信号已被删除，但仅为了简化描述。考虑到以上所述，为简洁起见，仅描述图11和图5中实施例之间的不同。
随着映射单元540的除去，由传送信号发生器550产生的传送信号T1-T4分别作为第一至第四传送时钟信号TCLK1-TCLK4，直接提供给第一至第四切换开关535-538。因此，该实施例中，传送信号发生器550充当传送时钟信号发生器。
映射单元1100将第一至第四采样信号S1-S4映射到第一至第四锁存器531-534作为第一至第四采样时钟信号SCLK1-SCLK4。映射单元1100包括第一至第四多路复用器1121-1124，其为四输入一输出多路复用器，如图13A所示。每个第一至第四多路复用器1121-1124接收第一至第四采样信号S1-S4中的每一个，并输出第一至第四采样信号S1-S4之一到在所读信息存储单元530中的第一至第四锁存器531-534中对应的一个。第一至第四多路复用器1121-1124中每一个所做选择由如图13A所示的CAS延迟信息控制。
图11中所示的延迟信号发生器502支持四个CAS延迟模式，如同由形成延迟信号发生器502的电路中的四个D型触发器、锁存器、切换开关和多路复用器所证实。但是，本发明并不限于支持四个CAS延迟模式，并可通过增加或减少形成延迟信号发生器502的D型触发器、锁存器、切换开关和多路复用器的数目，而支持更多或更少CAS延迟模式。
图13A说明第一至第四多路复用器1121-1124的实施例，其中所支持的四个CAS延迟模式是模式2-5。如图所示，第一至第四多路复用器1121-1124中每一个将第一至第四采样信号S1-S4之一分别映射为采样时钟信号SCLK1-SCLK4。这里，形成CAS延迟信息的N位可用作第一至第四多路复用器1121-1124的选择信号，如图10A所示。或者，也如图10A所示，第一至第四多路复用器1121-1124中每一个的门由各CAS延迟指示CL2-CL5控制。CAS延迟指示以背景技术部分讨论过的方式从CAS延迟信息解码得到。每个门根据各CAS延迟指示，有选择地传送采样信号S1-S4之一作为采样时钟信号SCLK1-SCLK4。对于图13A所示的多路复用器的实施例，图13B解释了将第一至第四采样信号S1-S4中哪一个映射为第一至第四采样时钟信号SCLK1-SCLK4。
图12A-12S说明依照图4A-4C之一及图11、6、7、13A和13B所示的实施例的存储器件在CAS延迟模式4时的高频操作。图12A-12S分别对应图9B-9E、9N、9F-9M和9O-9T。因此，为简洁图12A-12S不再详细描述。
图14说明延迟信号发生器502另一个示范性实施例。如图所示，该实施例中，延迟信号发生器502包括采样时钟信号发生器1410，其根据CAS延迟信息有选择地产生第一至第四采样时钟信号SCLK1-SCLK4；和传送时钟信号发生器1420，其根据CAS延迟信息有选择地产生第一至第四传送时钟信号TCLK1-TCLK4。将所产生的采样时钟信号和传送时钟信号提供给所读信息存储单元530，该所读信息存储单元已在上面关于图5中实施例详细描述。因此，仅采样时钟信号发生器1410和传送时钟信号发生器1420将在下面详细描述。同样，与图11中实施例相同，复位信号已被删除，但仅为了简化描述。
采样时钟信号发生器1410和传送时钟信号发生器1420包括与控制逻辑协同相关的循环移位器，如图15所示，以便有选择地产生各时钟信号。如图15所示，第一至第四D型触发器1431-1434与分别放在第一和第二、第二和第三以及第三和第四D型触发器之间的第一至第三控制逻辑单元1441-1443级联。
第一至第三控制逻辑单元1441-1443中每一个包括非门1451，接收并反转前一个D型触发器的Q输出。NOR门1453接收非门的输出，并以众所周知的方式从CAS延迟信息解码得到的各CAS延迟指示。如图15所示，将第二至第四CAS延迟模式的CAS延迟指示CL2-CL4分别提供给在第一至第三控制逻辑单元1441-1443中的NOR门1453作为其输入。NOR门1453的输出提供给下一个D型触发器的D输入端。第一至第四D型触发器1431-1434的时钟输入在采样时钟信号发生器1410的情况下接收主时钟信号PCLKD，或在传送时钟信号发生器1420的情况下接收数据输出时钟信号CLKDQ。
由第一至第四切换开关1461-1464接收第一至第四D型触发器1431-1434的Q输出。第一至第四切换开关1461-1464根据各自接收到的第二至第五CAS延迟模式的CAS延迟指示CL2-CL5，有选择地连接第一至第四D型触发器1431-1434的Q输出端和第一D型触发器1431的D输入端。第一至第四D型触发器的Q输出端在采样时钟信号发生器1410的情况下提供第一至第四采样时钟信号SCLK1-SCLK4，或在传送时钟信号发生器1420的情况下提供第一至第四传送时钟信号TCLK1-TCLK4。最后，虽然没有表示，第一至第四D型触发器1431-1434的复位输入端接收复位信号。第一至第四D型触发器1431-1434是可复位的D型触发器。复位信号使能移位寄存器的预置，以使得第一至第四D型触发器复位(逻辑低状态)。本领域众所周知的附加控制逻辑(未示出)连接到第一D型触发器1431的D输入端，以将逻辑“1”(逻辑高状态)载入到第一D型触发器1431。
逻辑高信号将在接收的时钟信号(PCLKD或CLKDQ)的上升沿载入到第一D型触发器1431，且该脉冲将在接收到每个时钟信号脉冲时，依赖于CAS延迟信息而被传送到第二至第四D型触发器1432-1433。当逻辑高信号驻留在第一至第四D型触发器1431-1434中对应的一个时，相应的采样时钟信号/传送时钟信号就是激活的。
当第一至第三控制逻辑单元1441-443接收到逻辑低的CAS延迟指示时，第一至第三控制逻辑单元1441-1443将前一个D型触发器的Q输出传送到下一个D型触发器的D输入端。当第一至第三控制逻辑单元1441-1443接收到逻辑高CAS延迟指示时，第一至第三控制逻辑单元1441-1443向下一个D型触发器输出逻辑低状态，而不管前一个D型触发器的Q输出。
将会理解，载入第一D型触发器的逻辑高状态将仅传送到根据CAS延迟信息由第一至第四D型触发器1431-1434有选择地形成的循环移位寄存器的下一位。这样，CAS延迟信息控制激活的采样时钟信号和传送时钟信号数目。
例如，如果CAS延迟信息表明CAS延迟模式4，则CAS延迟指示CL2和CL3是逻辑低。因此，载入第一D型触发器1431的逻辑高状态将与接收到的时钟信号(PCLKD/CLKDQ)同步地传送到第二D型触发器1432，然后传送到第三D型触发器1433。但是，这一逻辑高状态将不会由第三控制逻辑单元1443从第三控制逻辑单元1443传送到第四D型触发器1434，因为第三控制逻辑单元1443接收到逻辑高的CAS延迟指示CL4。结果，第一至第三采样时钟信号SCLK1-SCLK3和第一至第三传送时钟信号TCLK1-TCLK3将被激活，但第四采样时钟信号SCLK4或第四传送时钟信号TCLK4却不激活。
该操作由图17A、17C-D和17F-M说明。图17A说明外部时钟信号ECLK，而图17C-D说明从外部时钟信号ECLK产生的数据输出时钟信号CLKDQ和主时钟信号PCLKD。图17F-17I说明第一至第四传送时钟信号TCLK1-TCLK4，而图17J-17M说明当CAS延迟模式是4时的第一至第四采样时钟信号SCLK1-SCLK4。
如上面所述，CAS时间指示CL2-CL5也分别控制第一至第四切换开关1461-1464的操作。当第一至第四切换开关1461-1464接收到逻辑高CAS延迟指示时，第一至第四切换开关1461-1464连接从第一至第四D型触发器1431-1434分别接收的Q输出和第一D型触发器1431的D输入端。例如，当CAS延迟信息表明CAS延迟模式是4时，则CAS延迟指示CL4为逻辑高状态，仅第三切换开关1463关闭。这将第三D型触发器1433的Q输出连接到第一D型触发器1431的D输入端。如上面所讨论，当CAS延迟模式是4时，载入第一D型触发器1431的逻辑高状态将仅传播到第三D型触发器1433。因此，第一至第四切换开关1461-1464和第一至第三控制逻辑单元1441-1443形成控制逻辑，其有选择地配置为长度依赖于CAS延迟信息的循环移位器。
图16说明CAS延迟模式二至五的表格，其表明对每个CAS延迟模式，第一至第四传送时钟信号TCLK1-TCLK4中的哪一个和第一至第四采样时钟信号SCLK1-SCLK4中的哪一个成为激活的。
下面，将关于图17A-17S描述依照图4A、4B或4C和图14-15所示实施例的存储器件的高频操作。图17A说明外部时钟信号ECLK。外部时钟信号ECLK的脉冲已被标记为1、2、3等，以理解外部时钟信号ECLK与数据输出时钟信号CLKDQ和主时钟信号PCLKD两者之间的关系。如前所述，图17C所示的输出数据时钟信号CLKDQ提前于外部时钟信号ECLK一段时间间隔tSAC。输出数据时钟信号CLKDQ的时钟脉冲已被编号为1、2、3等，以表示这些时钟信号脉冲与外部时钟信号ECLK的时钟信号脉冲之间的关系。如上面所讨论，在如图17D所示产生输出数据时钟信号CLKDQ之后经过等于tSAC加tREAD的时间间隔，主时钟发生器700开始产生主时钟信号PCLKD。如图17B和17E所示，内部读指令PREAD在接收到读指令后经过时间间隔tREAD产生。图17D中所示的主时钟信号PCLKD的脉冲也被标记为1、2、3等，以表示这些时钟信号脉冲和数据输出时钟信号CLKDQ及外部时钟信号ECLK的时钟信号脉冲之间的对应关系。从对前面实施例的描述，将会明白复位操作帮助在这些时钟信号之间建立定时关系。
如图17F-17H参考图17C所示，一旦传送时钟信号发生器1420开始接收输出数据时钟信号CLKDQ的时钟信号脉冲，第一至第三传送时钟信号TCLK1-TCLK3的脉冲产生。由于以上详细描述的及图17I所示的原因，由于CAS延迟模式是4，传送时钟信号发生器1420并不激活第四传送时钟信号TCLK4。如图17F-17H所示，每个激活的第一至第三传送时钟信号的频率等于外部时钟信号ECLK的频率除以比CAS延迟模式数小1的数。即，应该理解，传送时钟信号的频率由循环移位寄存器的长度决定，该循环移位寄存器由传送时钟信号发生器1420中的控制逻辑根据CAS延迟模式而配置。
图17J-17L参考图17D说明第一至第三采样时钟信号SCLK1-SCLK3与主时钟信号PCLKD的脉冲同步地，由采样时钟信号发生器1410产生。由于上面详细描述的和图17M所示的原因，因为CAS延迟是4，采样时钟信号发生器1410并不激活第四采样时钟信号SCLK4。与传送时钟信号相同，采样时钟信号的频率也等于外部时钟信号ECLK的频率除以比CAS延迟模式数小1的数。即，激活的第一至第三采样时钟信号SCLK1-SCLK3的频率由循环移位寄存器的长度决定，该循环移位寄存器由采样时钟信号发生器1410中的控制逻辑根据CAS延迟模式而配置。
图17N-17S说明当CAS延迟模式是4且如图17B所示存储器件400接收到读指令时，来自存储器件400的输出信号LS1-LS4、延迟信号和数据输出。
如图17B所示，在这个操作例子里，当外部时钟信号ECLK的时钟信号脉冲由0变为逻辑高时，接收到读指令信号。因此，如图17E所示，内部读信号PREAD在内部延迟tREAD之后，由读指令路径模块130产生。当内部读信号PREAD如图17E所示变为逻辑高时，第一采样时钟信号SCLK1使第一锁存器531锁存逻辑高的PREAD信号。其它锁存器将具有锁存的逻辑低PREAD。因此，仅来自第三锁存器531的第一输出信号LS1如图17N-17Q所示将具有逻辑高状态。
然后，当第一传送时钟信号TCLK1变为逻辑高时，第一切换开关535向输出锁存器539提供逻辑高信号，输出锁存器539如图17R所示接着提供逻辑高延迟信号。因为在输出数据时钟信号CLKDQ在输出数据时钟信号CLKDQ的脉冲4变为逻辑高时，延迟信号是逻辑高，所以在图9S所示外部时钟信号ECLK的脉冲4的上升沿，存储器件400将输出数据D0，如图9S所示。因此，对如图17A所示的高频操作CAS实现延迟模式4。在该实施例中，输出单个数据字；但是，本发明并不限于该实施例。相反，通过增加读指令的长度，可以增加输出的数据字数。
图18和19分别说明对应于图17中的定时图，CAS延迟模式3和5的定时图。由于图18和19的定时图很容易从图17定时图的描述理解，为简洁起见，不再详细描述图18和19中的定时图。
图14说明的延迟信号发生器502支持四种CAS延迟模式，如同由组成延迟信号发生器502的电路中的四个D型触发器、锁存器、切换开关和多路复用器所证实。但是，本发明并不限于支持四种CAS延迟模式，而是可以通过增加或减少形成延迟电路500的D型触发器、锁存器、切换开关及多路复用器的数目，而支持更多或更少的CAS延迟模式。
应该理解，采样时钟信号发生器1410和传送时钟信号发生器1420有选择地激活采样和传送时钟信号，并根据CAS延迟来控制激活的采样和传送时钟信号的频率，以在采样和传送时钟信号之间产生所需要的定时关系。该定时关系然后控制存储器件400接收读指令与输出数据之间的时间间隔。更具体地，该定时关系控制接收到内部读信号PREAD与产生延迟信号之间的时间间隔。与前面的实施例相同，当接收到读指令时，采样时钟信号触发第一至第四锁存器531-534，并用于指定时间点。传送时钟信号与采样时钟信号的关联充当关于应该何时产生延迟信号的第二时间指针。通过这种配置和方法，在高频操作时可防止读操作错误。
上述描述的本发明，显然可以以许多方式改变相同的内容。这些变化不应视为与本发明的精神与范围相背离，且所有这些对本领域技术人员显而易见的修改应包括在所附权利要求的范围内。
权利要求
1.一种存储器件，包括存储单元阵列；输出缓冲器，从存储单元阵列接收已编址的数据，并基于延迟信号输出数据；以及延迟电路，基于CAS延迟信息，有选择地使至少一个传送信号与至少一个采样信号相关联，以在相关联的采样与传送信号之间产生需要的定时关系，依照至少一个采样信号存储所读信息，并基于与存储所读信息时所用的采样信号相关联的传送信号，产生延迟信号。
2.如权利要求1所述的存储器件，其中延迟电路包括映射单元，有选择地将多个采样信号映射为多个传送信号；以及信号发生器，基于映射为多个传送信号的多个采样信号，产生延迟信号。
3.如权利要求1所述的存储器件，其中延迟电路包括传送信号发生器，基于第一个信号产生多个传送信号；以及采样信号发生器，基于第二个信号产生多个采样信号。
4.如权利要求3所述的存储器件，还包括第一内部信号发生器，基于外部信号产生第一个信号，该第一个信号的频率与外部信号相同，并从外部信号偏移从输出缓冲器输出数据所需时间间隔。
5.如权利要求4所述的存储器件，还包括第二内部信号发生器，基于第一个信号产生第二个信号，第二个信号的频率与外部信号相同，并从第一个信号偏移从输出缓冲器输出数据所需时间间隔加上产生所读信息所需时间间隔。
6.如权利要求5所述的存储器件，其中传送信号发生器包括由第一个信号提供时钟的第一循环移位寄存器，该第一循环移位寄存器中每个位置充当多个传送信号之一；以及采样信号发生器包括由第二个信号提供时钟的第二循环移位寄存器，该第二循环移位寄存器中每个位置充当多个采样信号之一。
7.如权利要求6所述的存储器件，其中，第一个信号是一个数据输出时钟信号；此外还包括，内部时钟信号发生器，基于数据输出时钟信号产生内部时钟信号；并且其中，第二信号发生器基于内部时钟信号产生第二个信号作为主时钟信号。
8.如权利要求6所述的存储器件，其中多个采样信号和多个传送信号具有的频率基本上等于外部信号的频率除以延迟电路所支持的最大CAS延迟模式数。
9.如权利要求5所述的存储器件，其中，第二内部信号发生器产生第二个信号，以便与第一个信号相比具有减小的抖动。
10.如权利要求5所述的存储器件，其中，第一内部信号发生器采用延时锁定回路产生第一个信号。
11.如权利要求3所述的存储器件，其中，多个采样信号和多个传送信号具有的频率基本上等于外部信号的频率除以延迟电路所支持的最大CAS延迟模式数。
12.如权利要求1所述的存储器件，其中，延迟电路包括多个锁存器，每个锁存器由各采样信号提供时钟，并用于锁存所读信息；以及与每个锁存器相关联的切换开关，每个切换开关基于各传送信号选择性地输出来自相关联的锁存器的输出。
13.如权利要求12所述的存储器件，其中，延迟电路还包括延迟锁存器，锁存来自切换开关的输出，延迟锁存器的输出充当延迟信号。
14.如权利要求12所述的存储器件，其中，锁存器的数目等于延迟电路支持的最大CAS延迟模式数。
15.如权利要求1所述的存储器件，其中，延迟电路通过有选择地激活多个采样信号中的至少一个，选择性地使至少一个采样信号与至少一个传送信号相关联。
16.如权利要求15所述的存储器件，其中，延迟电路还包括采样信号发生器，有选择地产生大量激活的采样信号，其数量基于CAS延迟信息。
17.如权利要求16所述的存储器件，其中，采样信号发生器包括由时钟信号提供时钟的循环移位器，循环移位寄存器中每个位置充当采样信号；以及与循环移位器协同相关的控制逻辑，其有选择地激活循环移位器的至少一个位置，以基于CAS延迟信息有选择地激活相关联的采样信号。
18.如权利要求1所述的存储器件，其中，延迟电路通过有选择地激活多个传送信号中的至少一个，选择性地使至少一个传送信号与至少一个采样信号相关联。
19.如权利要求18所述的存储器件，其中，延迟电路还包括传送信号发生器，有选择地产生大量激活的传送信号，其数量基于CAS延迟信息。
20.如权利要求19所述的存储器件，其中，传送信号发生器包括由时钟信号提供时钟的循环移位器，循环移位寄存器中每一个位置充当传送信号；以及与循环移位器协同相关的控制逻辑，其有选择地激活循环移位器的至少一位，以基于CAS延迟信息有选择地激活相关联的传送信号。
21.如权利要求1所述的存储器件，其中，延迟电路通过有选择地激活多个采样信号中的至少一个以及多个传送信号中的至少一个，选择性地使至少一个采样信号与至少一个传送信号相关联。
22.如权利要求21所述的存储器件，其中，延迟电路还包括采样信号发生器，有选择地产生第一数量激活的采样信号，该第一数量基于CAS延迟信息；以及传送信号发生器，有选择地产生第二数量激活的传送信号，该第二数量基于CAS延迟信息。
23.如权利要求22所述的存储器件，其中，第一数量与第二数量相等。
24.如权利要求22所述的存储器件，其中，传送信号发生器包括由第一个信号提供时钟的第一循环移位器，第一循环移位寄存器中每一个位置充当传送信号；以及与第一循环移位器协同相关的第一控制逻辑，其有选择地激活第一循环移位器的至少一个位置，以基于CAS延迟信息有选择地激活相关联的传送信号；并且采样信号发生器包括由第二个信号提供时钟的第二循环移位器，第二循环移位寄存器中每一个位置充当采样信号；以及与第二循环移位器协同相关的第二控制逻辑，其有选择地激活第二循环移位器的至少一个位置，以基于CAS延迟信息有选择地激活相关联的传送信号。
25.如权利要求24所述的存储器件，其中，第一控制逻辑控制第一循环移位器的循环长度；以及第二控制逻辑控制第二循环移位器的循环长度。
26.如权利要求24所述的存储器件，其中传送信号发生器包括由第一个信号提供时钟的第一循环移位器，以及与第一循环移位器协同相关的第一控制逻辑，其基于CAS延迟信息，有选择地控制第一循环移位器第一个移位循环中的第一个阶段数，第一个移位循环中包括的每个阶段产生激活的传送信号；并且采样信号发生器包括由第二个信号提供时钟的第二循环移位器，以及与第二循环移位器协同相关的第二控制逻辑，其基于CAS延迟信息，有选择地控制第二循环移位器第二个移位循环中的第二个阶段数，第二个移位循环中包括的每个阶段产生激活的采样信号。
27.如权利要求24所述的存储器件，此外还包括第一内部信号发生器，基于外部信号产生第一个信号，第一个信号的频率与外部信号相同，并从外部信号偏移从输出缓冲器输出数据所需的时间间隔。
28.如权利要求27所述的存储器件，还包括第二内部信号发生器，基于第一个信号产生第二个信号，第二个信号的频率与外部信号相同，并从第一个信号偏移从输出缓冲器输出数据所需时间间隔加上产生所读信息所需时间间隔。
29.一种延迟电路，包括信号发生器，基于多个采样信号和多个传送信号产生延迟信号；以及映射单元，基于CAS延迟信息，将多个参考信号映射到信号发生器作为多个采样信号。
30.一种用于产生延迟信号的延迟电路，其控制来自存储器件的数据输出，该延迟电路包括指针产生电路，在用于识别读信息接收时间的第一指针与用于识别何时产生关于第一指针的延迟信号的第二指针之间产生定时关系；以及信号发生电路，基于第一和第二指针产生延迟信号。
31.如权利要求30所述的延迟电路，其中指针产生电路基于CAS延迟信息产生关系。
32.如权利要求30所述的延迟电路，其中指针产生电路包括第一指针产生电路，其有选择地激活多个第一指针中的至少一个。
33.如权利要求30所述的延迟电路，其中指针产生电路包括第二指针产生电路，其有选择地激活多个第二指针中的至少一个。
34.如权利要求30所述的延迟电路，其中指针产生电路包括第一指针产生电路，其有选择地激活多个第一指针中的至少一个；以及第二指针产生电路，其有选择地激活多个第二指针中的至少一个。
35.如权利要求34所述的延迟电路，其中第一指针产生电路有选择地激活第一数量的多个第一指针，该数量基于CAS延迟信息；以及第二指针产生电路有选择地激活第二数量的多个第二指针，该数量基于CAS延迟信息。
36.如权利要求35所述的延迟电路，其中第一与第二数量相等。
37.一种存储器件，包括存储单元阵列；输出缓冲器，从存储单元阵列接收已编址的数据，并基于延迟信号输出数据；以及延迟电路，基于CAS延迟信息，有选择地激活第一数量的多个采样信号和第二数量的多个传送信号，以在第一数量的激活的采样信号和第二数量的激活的传送信号之间产生需要的定时关系，依照第一数量的激活的采样信号中至少一个存储所读信息，并基于与存储所读信息时所用的激活的采样信号相关联的激活的传送信号，产生延迟信号。
38.一种产生延迟信号的方法，其控制来自存储器件的数据输出，该方法包括在用于识别所读信息接收时间的第一指针与用于识别何时产生关于第一指针的延迟信号的第二指针之间产生关系；以及基于第一和第二指针产生延迟信号。
39.一种控制来自存储器件的数据输出的方法，包括在缓冲器中存储数据以便输出；基于延迟信号从缓冲器输出数据；以及基于CAS延迟信息，有选择地激活第一数量的多个采样信号和第二数量的多个传送信号，以在第一数量的激活的采样信号与第二数量的激活的传送信号之间产生所需要的定时关系；依照第一数量的激活的采样信号中的至少一个存储所读信息；以及基于与存储所读信息时所用的激活的采样信号相关联的激活的传送信号，产生延迟信号。
全文摘要
一种包括存储单元阵列和输出缓冲器的存储器件，该缓冲器从存储单元阵列接收已编址的数据，并根据延迟信号输出数据。延迟电路基于CAS延迟信息，有选择地使至少一个传送信号与至少一个采样信号相关联，以在相关联的采样与传送信号之间产生需要的定时关系。延迟电路依照至少一个采样信号存储所读信息，并基于与存储所读信息时所用的采样信号相关联的传送信号，产生延迟信号。
文档编号G11C7/22GK1574087SQ20041004939
公开日2005年2月2日 申请日期2004年6月9日 优先权日2003年6月9日
发明者李相普, 宋镐永 申请人:三星电子株式会社