专利名称：具有芯片内建终结电路的半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，尤其涉及具有片内终结电路的半导体存储装置，该片内终结电路可获得终结电阻的预期电平而与工艺、电压及温度的变化无关。
背景技术：
例如中央处理单元(CPU)、存储器、门阵列(gate array)等的各种半导体装置被制成集成芯片而引入例如个人计算机、服务器、工作站等电子产品中。一般来说，半导体装置包括用来通过输入引脚接收来自外部电路的各种信号的接收电路和用来将内部信号通过输出引脚提供到外部电路的输出电路。
同时，由于电子产品的操作速度越来越快，所以半导体装置之间的连系信号的漂移宽度(swing width)已被逐渐缩短以使信号传输的延迟时间最小。然而，因为信号的漂移宽度已被缩短，所以信号愈加倾向于由外部装置所产生的噪声，且由于接口端的阻抗失配，信号反射严重。由于外部噪声和电压、温度与工艺的各种改变而导致阻抗失配。阻抗失配使得难以高速传送数据，并导致由输出端输出的数据失真。因此，当配置于接收电路中的半导体装置接收失真的信号时，常常会导致建立/保持(set-up/hold)失效和输入电位无法检测的问题。
因此，需要高操作速度的接收电路中的半导体装置采用邻近集成芯片的引脚的阻抗匹配电路。此时，该阻抗匹配电路被称为芯片内终结电路或片内终结电路。通常，在片内终结电路的规划上，通过输出电路在传输侧发生源终结(source termination)，同时，通过并联连接的终结电路在接收侧发生对于连接输入引脚的输入电路的并联终结。
图1为传统半导体存储装置的片内终结器(ODT)电路的方块图。
如图所示，传统片内终结电路包括解码单元10、控制信号发生单元20和ODT输出驱动器单元30。解码单元10对扩展模式寄存器组(EMRS)的设定值进行解码。控制信号发生单元20生成控制信号，即第1-第3上拉控制信号ODT_PU<1:3>和第1-第3下拉控制信号ODT_PD<1:3>，用以响应来自解码单元10的第1-第3控制信号SO、S1、S2而导通或断开第1-第3输出驱动器单元32、34、36。ODT输出驱动器单元30响应第1-第3上拉控制信号ODT_PU<1:3>和第1-第3下拉控制信号ODT_PD<1:3>来调节终结电阻值。ODT输出驱动器单元30和输出节点N1并联连接，其目的在于调节终结电阻值，并且包括具有相同电阻值的第1-第3输出驱动器单元32、34、36。
每个第1-第3输出驱动器单元32、34、36均包括一个上拉驱动器和一个下拉驱动器。标记符号32A、32B、34A、34B、36A、36B分别表示第1上拉驱动器、第1下拉驱动器、第2上拉驱动器、第2下拉驱动器、第3上拉驱动器、第3下拉驱动器。第1-第3上拉驱动器32A、34A、36A包括一种金属氧化物半导体(MOS)晶体管，亦即，P-通道金属半导体(PMOS)晶体管或N-通道金属半导体(NMOS)晶体管，其功能为响应第1-第3上拉控制信号ODT_PU<1:3>而将输出节点N1驱动成上拉模式。同样地，第1-第3下拉驱动器32B、34B、36B包括一种MOS晶体管，其功能为响应第1-第3下拉控制信号ODT_PD<1:3>而将输出节点N1驱动成下拉模式。
在此，第1-第3输出驱动器单元32、34、36具有相同的电路结构，因而，以第1输出驱动器单元32作为示例结构加以说明。
图2为图1所示第1输出驱动器单元的内部电路图，以图1所用的相同组件的附图标记表示相同构造的组件。
如图2所示，第1输出驱动器单元32的第1上拉驱动器32A包括多个晶体管，即第1-第4PMOS晶体管PM1-PM4和上拉电阻器R1。此时，第1上拉控制信号ODT_PU<1>被输入到第1-第4PMOS晶体管PM1-PM4的各栅极，且第1-第4PMOS晶体管的各源极被连接到第1电源电压VDDQ。而且，上拉电阻器R1被配置在输出节点N1和第1-第4PMOS晶体管PM1-PM4共同连接的漏极节点之间。
第1下拉驱动器32B包括多个NMOS晶体管，亦即第1-第4NMOS晶体管NM1-NM4和下拉电阻器R2。此时，第1下拉控制信号ODT_PD<1>被输入到第1-第4NMOS晶体管NM1-NM4的各栅极，且第1-第4NMOS晶体管NM1-NM4的各源极被连接到第2电源电压VSSQ。而且，下拉电阻器R2被配置在输出节点N1和第1-第4NMOS晶体管NM1-NM4共同连接的漏极节点之间。
如上所述，ODT输出驱动器单元30的第1-第3输出驱动器单元32、34、36具有共享的输出节点N1，亦即，第1-第3输出驱动器单元32、34、36与输出节点N1并联连接。
因此，当响应第1-第3上拉控制信号ODT_PU<1:3>而导通的输出驱动器单元的数量及第1-第3下拉控制信号ODT_PD<1:3>增加时，并联连接的电阻器数量亦成比例的增加，结果，终结电阻值变得较小。反之，当导通的输出驱动器单元的数量减少时，终结电阻值则变得较大。
用户可通过利用EMRS的设定值来设定终结电阻值为50Ω、75Ω及150Ω等三者中之一。下文中，将在考虑第1-第3输出驱动器单元32、34、36的导通电阻值的区块下详细描述所述终结电阻值。
假设第1-第3输出驱动器单元32、34、36的各导通电阻值为150Ω，且当第1-第3输出驱动器单元32、34、36均导通时，则其等效于并联连接3个150Ω电阻值的之电阻器。因此，终结电阻值为50Ω。而且，依相同假设，当第1-第3输出驱动器单元32、34、36中的两个被导通时，其等效于并联连接2个150Ω电阻值的电阻器，因而，终结电阻值为75Ω。当第1-第3输出驱动器单元32、34、36中仅有一个导通时，其终结电阻值为150Ω。
图3为图1所示的控制信号发生单元20的内部电路图。控制信号发生单元20包括第1-第3控制信号发生单元22、24、26，其用来生成各自对应于各解码单元10之输出信号的控制信号。第1-第3控制信号发生单元22、24、26具有相同的电路构造，因而将以第1控制信号发生单元22为例来说明。
如图3所示，第1控制信号发生单元22包括反相器I1，用来反转来自解码单元10的第1输出信号S0；第5PMOS晶体管PM5，其具有输入来自反相器I1所输出之输出信号的栅极，并具有形成在第1电源电压VDDQ和用来输出第1上拉控制信号ODT_PU<1>的输出节点之间的源极-漏极路径；第5NMOS晶体管NM5，其具有输入来自反相器I1所输出之输出信号的栅极，并具有形成在第2电源电压VDDQ和输出节点之间的源极-漏极路径；第6PMOS晶体管PM6，其具有输入来自解码单元10所输出的第1输出信号的栅极，并具有形成在第1电源电压VDDQ和用来输出第1下拉控制信号ODT_PD<1>的输出节点之间的源极-漏极路径；以及第6NMOS晶体管NM6，其具有输入输入第1输出信号S0的栅极，并具有形成在第2电源电压VDDQ和所述另一输出节点之间的源极-漏极路径。下表1示出由JEDEC规范所限定的EMRS值及终结电阻值。
表1
如表1所示，以下将解释根据用户所输入的EMRS值来设定半导体存储装置的终结电阻值的程序。
首先，当EMRS的A6及A2信号以″L″逻辑电平而非活(inactivated)时，基于EMRS值，解码单元10使输出信号非活，亦即使第1输出信号S0、第2输出信号S1及第3输出信号S2具有″H″逻辑电平。因此，控制信号发生单元20非活第1-第3上拉控制信号ODT_PU<1:3>为″H″逻辑电平并且非活第1-第3下拉控制信号ODT_PD<1:3>为″L″逻辑电平。作为非活的结果，第1-第3输出驱动器单元32、34、36被断开，导致终结电阻值为0Ω。
另外，当EMRS的A6及A2信号分别为″L″及″H″逻辑电平时，解码单元10激活第1和第2输出控制信号S0、S1为″L″逻辑电平。控制信号发生单元20响应于第1及第2输出控制信号S0及S1而激活对应的第1-第3上拉控制信号ODT_PU<1:3>和第1-第3下拉控制信号ODT_PD<1:3>中的上拉及下拉控制信号，亦即，第1-第2上拉控制信号ODT_PU<1:2>和第1-第2下拉控制信号ODT_PD<1:2>。激活的结是使第1和第2输出驱动器单元32、34导通，导致终结电阻值为75Ω。
另外，当EMRS的A6及A2信号分别为″H″及″L″逻辑电平时，解码单元10激活第2输出信号S1为″L″逻辑电平。因此，控制信号发生单元20激活第2上拉控制信号ODT_PU<2>和第2下拉控制信号ODT_PD<2>。该激活导致第2输出驱动器单元34导通，因而使得终结电阻值为150Ω。
最后，当EMRS的A6及A2信号为″H″逻辑电平时，解码单元10激活第1-第3输出信号S0-S2，以使控制信号发生单元20激活第1-第3上拉控制信号ODT_PU<1:3>和第1-第3下拉控制信号ODT_PD<1:3>。因而，第1-第3输出驱动器单元32、34及36被导通，结果，终结电阻值成为50Ω。
如上所述，用户可以通过A2和A6信号的激活和非活组合来设定终结电阻值为150Ω或75Ω或50Ω。
同时，JEDEC规范除了界定有效终结电阻值中的错误范围外，还限定了Rtt阻抗失配，即PMOS晶体管的电阻值与上拉电阻器、及NMOS晶体管的另一电阻值与下拉电阻器之间的失真。
然而，一组用来驱动片内终结电路中输出驱动器单元的输出节点的上拉驱动器被构建成一种型式的MOS晶体管，同时，另一组用来驱动输出驱动器单元的输出节点的下拉驱动器则形成为另一型式的MOS晶体管。因而，当工艺、电压及温度有改变时，PMOS晶体管和NMOS晶体管就表现出不同的物理特性。结果，难以如预期那样来控制终结电阻值。
因为PMOS及NMOS晶体管的物理性质不同，因此上拉驱动器的电阻值与上拉电阻器、以及下拉驱动器的电阻值与下拉电阻器之间的阻抗失配变得严重。因此，由于无法满足JEDEC规范，将引起半导体装置失效的问题。
发明内容
因此，本发明的一个目的是提供一种片内终结电路，从而可获得稳定有效的终结电阻并可稳定上拉驱动器的电阻值与第1电阻器、以及下拉驱动器的另一电阻值与第2电阻器之间的阻抗失配而与工艺、电压及温度变化无关。
根据本发明的一个方面，所提供的片内终结器(ODT)电路包括解码单元，用来解码扩展模式寄存器组(EMRS)的设定值；ODT驱动器单元，包括多个并联连接到用来输出输出信号的输出节点上的输出驱动器单元，并赋予其不同的电阻值；以及控制信号发生单元，其用来生成多个上拉及下拉控制信号，以响应解码单元的输出信号而导通/断开多个输出驱动器单元。
根据本发明的另一方面，所提供的半导体存储装置包括解码单元，用来解码扩展模式寄存器组(EMRS)的设定值；片内终结器(ODT)输出驱动器单元，包括多个输出驱动器单元，每个输出驱动器单元包括上拉驱动器，其具有不同型式的金属氧化物半导体(MOS)晶体管，并用来响应上拉及下拉控制信号而驱动输出节点成为上拉模式；和下拉驱动器，其具有不同型式的MOS晶体管，并用来响应上拉及下拉控制信号而驱动输出节点成为下拉模式；以及控制信号发生单元，其用来生成上拉及下拉控制信号，以响应解码单元的输出信号而导通/断开输出驱动器单元。
参照以下优选实施方案说明及其附图将更好地理解本发明的上述及其它目的和特征；其中图1为传统半导体存储装置中的片内终结电路的方块图。
图2为图1所示的第1输出驱动器单元的内部电路图。
图3为图1所示的控制信号发生单元的内部电路图。
图4为根据本发明一个实施方案的半导体存储装置中的片内终结电路的方块图。
图5为图4所示的第1输出驱动器单元的内部电路图。
图6为图4所示的解码单元的内部电路图。
图7为图4所示的控制信号发生单元的内部电路图。
具体实施例方式
将参照附图详细说明根据本发明的优选实施方案的具有片内终结电路的半导体存储装置。
图4为根据本发明一个实施方案的半导体存储装置中的片内终结电路的方块图。
如图所示，片内终结器(ODT)电路包括解码单元100；控制信号发生单元200；和ODT输出驱动器单元300。解码单元100解码扩展模式寄存器(EMRS)的设定值。ODT输出驱动器单元300包括第1和第2输出驱动器单元320和340，其各自连同不同电阻值并联连接到输出节点N2。控制信号发生单元200生成第1与第2上拉控制信号ODT_PU<1:2>和第1与第2下拉控制信号ODT_PD<1:2>，来响应解码单元100的第1-第3输出信号S0、S1、S2来导通/断开所述多个输出驱动器单元320和340。
第1和第2输出驱动器单元320和340包括第1与第2上拉驱动器322、342；和第1与第2下拉驱动器324、344。更具体地，第1与第2上拉驱动器322、342包括不同型式的P-通道金属氧化物半导体(PMOS)晶体管及N-通道金属氧化物半导体(NMOS)晶体管并且起到响应第1与第2上拉控制信号ODT_PU<1:2>来驱动输出节点N2成为上拉模式的作用。另外，第1与第2下拉驱动器324、344包括不同型式的PMOS晶体管及NMOS晶体管起到响应第1与第2下拉控制信号ODT_PD<1:2>来驱动输出节点N2成为下拉模式的作用。
图5为图4所示的第1输出驱动器单元的内部电路图。
如图所示，第1输出驱动器单元320的第1上拉驱动器322包括多个PMOS晶体管，亦即，第1-第3PMOS晶体管PM7-PM9；上拉电阻器R1；和第1NMOS晶体管NM7。此时，第1上拉控制信号ODT_PU<1>被输入至第1-第3PMOS晶体管PM7-PM9的各栅极，并且第1-第3PMOS晶体管PM7-PM9的各源极被连接到第1电源电压VDDQ。而且，上拉电阻器R3被配置在输出节点N2和第1-第3PMOS晶体管PM7-PM9共同连接的漏极节点之间。另外，第1NMOS晶体管NM7包括栅极，供输入第1上拉控制信号ODT_PU<1>；漏极，其连接第1电源电压VDDQ；以及源极，其连接到第1-第3PMOS晶体管PM7-PM9共同连接的漏极节点。
第1输出驱动器单元320的第1下拉驱动器324包括多个NMOS晶体管，亦即，第2-第4NMOS晶体管NM8-NM10；下拉电阻器R4；和第4PMOS晶体管PM10。此时，第1下拉控制信号ODT_PD<1>被输入第2-第4NMOS晶体管NM8-NM10的各个栅极，且第2-第4NMOS晶体管NM8-NM10的各个源极被连接到第2电源电压VSSQ。而且，下拉电阻器R4被配置在输出节点N2与第2-第4NMOS晶体管NM8-NM10共同连接的漏极节点之间。第4PMOS晶体管PM1包括栅极，供输入第1下拉控制信号ODT_PD<1>；漏极，连接到第2电源电压；以及源极，连接到第2-第4NMOS晶体管NM8-NM10共同连接的漏极节点。亦即，第1上拉驱动器322和第1下拉驱动器324的每一个均包括不同型式的MOS晶体管。
同时，第1输出驱动器单元320的导通电阻值约为75Ω，而第2输出驱动器单元340的导通电阻值约为150Ω。因此，当第1输出驱动器单元340单独导通时，终结电阻值变成约75Ω，且当第2输出驱动器单元340单独导通时，终结电阻值变为约150Ω。当第1与第2驱动器320、340均导通时，终结电阻值即变成约50Ω。
如上所述，半导体存储装置通过使用PMOS晶体管及NMOS晶体管两者而由第1与第2上拉驱动器322、342和第1与第2下拉驱动器324、344所构成。因此，即使是因为工艺、操作电压及温度(PVT)等的改变使PMOS晶体管的驱动速度慢于NMOS晶体管，但上拉驱动器或下拉驱动器的NMOS晶体管仍可补偿该变慢的驱动速度。结果，终结电阻值的改变极小。再者，在上拉路径的电阻值及下拉路径的电阻值两者间并无偏差，故可令Rtt阻抗失配在允许的Rtt阻抗失配范围内。
因根据本发明优选实施方案的具有片内终结电路的半导体存储装置对于PVT的改变是稳定的，故可改善芯片的可靠性并可使得芯片尺寸缩小。
图6为图4所示的解码单元的内部电路图。
如图所示，解码单元100包括多个反相器及NAND门。更具体地，解码单元100包括第1反相器I2，其用来反转EMRS的A2信号；第2反相器I3，其用来反转第1反相器I2所输出的信号；第3反相器I4，其用来反转EMRS的A6信号；第4反相器I5，其用来反转第3反相器I4所输出的信号；第1NAND门ND1，供输入第2及第3反相器I3、I4的输出信号；第5反相器I6，其用来反转第1NAND门ND1的输出信号以输出第1输出信号S0；第2NAND门ND2，供输入第1及第4反相器I2、I5的输出信号；第6反相器I7，其用来反转第2NAND门ND2的输出信号以输出第2输出信号S1；第3NAND门ND3，供输入第2及第4反相器I3、I5的输出信号；以及第7反相器I8，其用来反转第3NAND门ND3的输出信号以输出第3输出信号S2。
图7为图4所示的控制信号发生单元的内部电路图。
如图所示，控制信号发生单元200包括第1控制信号发生单元220，其用来在解码单元100的第1输出信号S0或第3输出信号S2被激活时，激活第1上拉控制信号ODT_PU<1>及第1下拉控制信号ODT_PD<1>；和第2控制信号发生单元240，其用来在解码单元100的第2输出信号S1或第3输出信号S2被激活时，激活第2上拉控制信号ODT_PU<2>及第2下拉控制信号ODT_PD<2>。
第1控制信号发生单元220包括第8反相器I9，其用来反转解码单元100的第2输出信号S1；第4NAND门ND4，供输入第8反相器I9的输入信号及第1输出信号S0；第9反相器I10，其用来反转解码单元100的第3输出信号S2；第5NAND门ND5，供输入第4NAND门ND4及第9反相器I10的输出信号；第10反相器I11，其用来反转第5NAND门ND5的输出信号以输出第1上拉控制信号ODT_PU<1>；以及第11和第12反相器I12、I13的反相器链，其用来延迟第5NAND门ND5的输出信号以输出第1下拉控制信号ODT_PD<1>。
第2控制信号发生单元240包括NOR门NR1，供输入第2及第3输出信号S1、S2；第13反相器I14，其用来反转NOR门NR1的输出信号；第14反相器I15，其用来反转第13反相器I14的输出信号以输出第2上拉控制信号ODT_PU<2>；以及第15和第16反相器I16、I17的反相器链，其用来延迟第13反相器I14的输出信号以输出第2下拉控制信号ODT_PD<2>。
以下，就由用户基于EMRS设定值对半导体存储装置的终结电阻值进行设定的过程加以说明。
首先，当用户设定EMRS的预定值时，解码单元100即根据该EMRS设定值激活第1-第3输出信号S0-S2。
详细来说，当EMRS的A6及A2信号为逻辑电平″L″而非活时，解码单元100即使第1-第3输出信号S0-S2非活为逻辑电平″L″。而当A6及A2信号分别为逻辑电平″L″和″H″时，则激活第1输出信号。当A6及A2信号分别为逻辑电平″H″及″L″时，则激活第2输出信号S1。而且，当A6及A2两个信号均被激活时，则激活第3输出信号S2。
其次，控制信号发生单元200响应解码单元100的第1-第3输出信号S0-S2而激活诸项控制信号、即第1-第2上拉控制信号ODT_PU<1:2>及第1-第2下拉控制信号ODT_PD<1:2>。此种激活的结果是调整拟予导通的输出驱动器单元的数量从而确定终结电阻值。
亦即，当解码单元100的第1输出信号被激活时，控制信号发生单元200激活第1上拉控制信号ODT_PU<1>及第1下拉控制信号ODT_PD<1>。结果，第1输出驱动器单元320被导通，此时，终结电阻值被设定为约75Ω。
再者，当解码单元100的第2输出信号S1被激活时，控制信号发生单元200激活第2上拉控制信号ODT_PU<2>及第2下拉控制信号ODT_PD<2>。结果，第2输出驱动器单元340被导通，且在此时，终结电阻值被设定为约150Ω。
最后，当解码单元100的第3输出信号S2被激活时，控制信号发生单元200激活第1与第2上拉控制信号ODT_PU<1:2>和第1与第2下拉控制信号ODT_PD<1:2>。结果，第1及第2输出驱动器单元320、340均被导通，而在此时，终结电阻值被设定为约50Ω。
因为根据本发明的具有片内终结电路的半导体存储装置是由使用不同型式MOS晶体管的多个输出驱动器单元构成，故可补足由于PVT改变所致不同型式MOS晶体管在性能上的差异。因此，也减少了因PVT改变所造成的终结电阻值的误差变化，并可减少上拉路径与上拉电阻器间的电阻值、以及下拉路径与下拉电阻器间的电阻值之间的偏差。因此，可易于满足JEPEC规范并提高芯片的可靠性。同时，由于减少了驱动器单元的数量，故亦可减小芯片的尺寸。
本申请所包含的主题与2004年11月1日所递交的韩国专利申请No.KR2004-0087875有关，在此通过引用并入其全部内容。
虽然本发明采用特定优选实施方案进行说明，但是本领域技术人员可以在不违背所附权利要求书所限定的本发明的实质和范围的情况下作出各种修改及变更。
权利要求
1.一种片内终结器(ODT)电路，包括解码装置，其用来解码扩展模式寄存器组(EMRS)的设定值；ODT输出驱动器单元，其包括多个并联连接于用来输出输出信号的输出节点并被分配以不同电阻值的输出驱动器单元；以及控制信号发生装置，其用来生成多个用来响应所述解码装置的输出信号以导通/断开多个输出驱动器单元的上拉及下拉控制信号。
2.如权利要求1的ODT电路，其中每个所述输出驱动器单元包括下拉驱动器单元，其用来响应所述下拉控制信号之一以驱动输出节点成为下拉模式；和上拉驱动器单元，其用来响应所述上拉控制信号之一以驱动输出节点成为上拉模式。
3.如权利要求2的ODT电路，其中所述上拉驱动器和所述下拉驱动器包括不同型式的P-通道金属氧化物半导体(PMOS)晶体管和N-通道金属氧化物半导体(NMOS)晶体管。
4.如权利要求3的ODT电路，其中所述上拉驱动器包括第1-第3PMOS晶体管，各具有输入上拉控制信号之一的栅极和连接到第1电源电压的源极；上拉电阻器，其配置在第1-第3PMOS晶体管共同连接的漏极节点和输出节点之间；以及第1NMOS晶体管，其具有输入下拉控制信号之一的栅极、连接到第1电源电压的漏极和连接到第1-第3PMOS晶体管共同连接的漏极节点的源极。
5.如权利要求4的ODT电路，其中所述下拉驱动器包括第2-第4NMOS晶体管，各具有输入上拉控制信号之一的栅极和连接到第1电源电压的源极；下拉电阻器，其配置在第2-第4NMOS第晶体管共同连接的漏极节点和输出节点之间；以及第4PMOS晶体管，其具有输入上拉控制信号之一的栅极、连接到第2电源电压的漏极和连接到第2-第4NMOS晶体管共同连接的漏极节点的源极。
6.如权利要求5的ODT电路，其中所述控制信号发生单元包括第1控制信号发生单元，其用来在所述解码装置的第1输出信号和第3输出信号之一被激活时，激活第1上拉控制信号及第1下拉控制信号；和第2控制信号发生单元，其用来在所述解码装置的第2输出信号和第3输出信号之一被激活时，激活第2上拉控制信号及第2下拉控制信号。
7.如权利要求6的ODT电路，其中所述第1控制信号发生单元包括第1反相器，其用来反转第1输出信号；第1NAND门，其供输入第1反相器的输出信号和第1输出信号；第2反相器，其用来反转第3输出信号；第2NAND门，其供输入第1NAND门与第2反相器所输出的信号；第3反相器，其用来反转第2NAND门的输出信号以输出第1上拉控制信号；以及第1反相器链，其用来延迟第2NAND门的输出信号以输出第1下拉控制信号。
8.如权利要求7的ODT电路，其中所述第2控制信号发生单元包括第1NOR门，其输入第2和第3输出信号；第4反相器，其用来反转第1NOR门的输出信号；第5反相器，其用来反转第4反相器的输出信号以输出第2上拉控制信号；以及第2反相器链，其用来延迟第4反相器的输出信号以输出第2下拉控制信号。
9.一种半导体存储装置，包括解码装置，其用来解码扩展模式寄存器组(EMRS)的设定值；片内终结器(ODT)输出驱动器单元，其包括多个输出驱动器单元，每个所述输出驱动器单元包括具有不同型式的金属氧化物半导体(MOS)晶体管并且响应上拉和下拉控制信号以驱动输出节点为上拉模式的上拉驱动器；具有不同型式的金属氧化物半导体(MOS)晶体管并且响应上拉和下拉控制信号以驱动输出节点为下拉模式的下拉驱动器；和控制信号发生单元，其用来生成响应所述解码装置的输出信号以导通/断开所述输出驱动器单元的上拉及下拉控制信号。
10.如权利要求9的半导体存储装置，其中所述上拉驱动器和所述下拉驱动器包括不同型式的PMOS晶体管和NMOS晶体管。
11.如权利要求10的半导体存储装置，其中所述上拉驱动器包括第1-第3PMOS晶体管，各具有输入上拉控制信号之一的栅极和连接到第1电源电压的源极；上拉电阻器，其配置在第1-第3PMOS晶体管共同连接的漏极节点和输出节点之间；以及第1NMOS晶体管，其具有输入下拉控制信号之一的栅极、连接到第1电源电压的漏极和连接到第1-第3PMOS晶体管共同连接的漏极节点的源极。
12.如权利要求11的半导体存储装置，其中所述下拉驱动器包括第2-第4NMOS晶体管，各具有输入上拉控制信号之一的栅极和连接到第1电源电压的源极；下拉电阻器，其配置在第2-第4NMOS第晶体管共同连接的漏极节点和输出节点之间；以及第4PMOS晶体管，其具有输入上拉控制信号之一的栅极、连接到第2电源电压的漏极和连接到第2-第4NMOS晶体管共同连接的漏极节点的源极。
13.如权利要求12的半导体存储装置，其中所述控制信号发生单元包括第1控制信号发生单元，其用来在所述解码装置的第1输出信号和第3输出信号之一被激活时，激活第1上拉控制信号及第1下拉控制信号；和第2控制信号发生单元，其用来在所述解码装置的第2输出信号和第3输出信号之一被激活时，激活第2上拉控制信号及第2下拉控制信号。
14.如权利要求13的半导体存储装置，其中所述第1控制信号发生单元包括第1反相器，其用来反转第1输出信号；第1NAND门，其供输入第1反相器的输出信号和第1输出信号；第2反相器，其用来反转第3输出信号；第2NAND门，其供输入第1NAND门与第2反相器所输出的信号；第3反相器，其用来反转第2NAND门的输出信号以输出第1上拉控制信号；以及第1反相器链，其用来延迟第2NAND门的输出信号以输出第1下拉控制信号。
15.如权利要求14的半导体存储装置，其中所述第2控制信号发生单元包括第1NOR门，其输入第2和第3输出信号；第4反相器，其用来反转第1NOR门的输出信号；第5反相器，其用来反转第4反相器的输出信号以输出第2上拉控制信号；以及第2反相器链，其用来延迟第4反相器的输出信号以输出第2下拉控制信号。
全文摘要
本发明涉及一种具有稳定有效的终结电阻值及稳定化阻抗失配的片内终结电路。该片内终结电路包括用来解码扩展模式寄存器组(EMRS)设定值的解码单元；包括多个并联连接于用来输出输出信号的输出节点并被分配以不同电阻值的输出驱动器单元的ODT(片内终结器)输出驱动器单元；以及用来生成多个用来响应所述解码装置的输出信号以导通/断开多个输出驱动器单元的上拉及下拉控制信号的控制信号发生单元。
文档编号G11C7/10GK1770322SQ200510071910
公开日2006年5月10日 申请日期2005年5月23日 优先权日2004年11月1日
发明者金溶美 申请人:海力士半导体有限公司