专利名称：应用于快闪存储器的电压准位转换电路的制作方法
技术领域：
本发明是有关一种应用于快闪存储器的电压准位转换电路，特别是关于一种具有宽工作电源电压范围且可应用于快闪存储器的电压准位转换电路。
背景技术：
图1为目前快闪存储器的内部电路方块示意图，快闪存储器1包括一地址解码/编码器10，一连接地址解码/编码器10的电压准位转换电路12、一充电帮浦14及一快闪存储元件16分别连接至电压准位转换电路12，在快闪存储器10内部需要电压准位转换电路12把高压Vpp传递到快闪存储元件16的栅极(Gate)或漏极(Source)上以便完成资料写入(Program)或资料抹除(Erase)等功能。
然因一般标准逻辑元件半导体制程中没有耐高压的金属氧化半导体(Metal-Oxide Semi ConductorMOS)元件装置，对于使用这样制程的快闪存储器10而言会产生高压电路设计上的困扰。
图2为先前技术中的电压准位转换电路12的一详细电路示意图，并请参图3的操作时序图，当输入端In为Logic所(Vcc电压准位)时，N通道金属氧化半导体(N-channel Metal-Oxide Semi Conductor；NMOS)M4处于关闭状态，而P通道金属氧化半导体(P-channel Metal-Oxide SemiConductor；PMOS)M2处于导通状态，输出端Out电压准位为Vpp，另一输出端Out2因NMOS M3处于导通状态而为接地准位，其中Vpp＞Vcc，此时PMOSM2的栅极承受的准位为Vpp，Vpp愈高，对PMOSM 2的可靠性伤害愈大，高准位的输出端Out可能造成NMOS M4的漏极端接面崩溃(junction breakdown)。
当输入端In为Logic Low(接地准位)时，NlMOS M4处于导通状态，输出端Out的电压准位为接地准位，另一输出端Out2因NMOS M3处于关闭状态，且PMOS M1处于导通状态，而为Vpp，此时PMOS M1的栅极承受的准位为Vpp。Vpp愈高，对PMOS M1的可靠性伤害愈大，高准位输出端Out2可能造成NMOS M3的漏极端接面崩溃(junction break down)。
图4为先前技术中的电压准位转换电路12的另一详细电路示意图，并请参考图3的操作程序图，当输入端In为Logic Hi(电压准位为Vcc)时，NMOS M7、M8为关闭状态，由于PMOS M3、M4为导通状态，电源Vpp经由PMOS M3、M4对输出端Out充电，输出端Out为VPP准位，node W34亦为Vpp准位；另一输出端Out2因NMOS M5、M6为导通状态而为接地准位，node W12的准位为Vcc+|Vtp|，Vtp是PMOS M2或M4的起始电位(thresholdvoltage)。
当输入端In为Lo由cLow(接地准位)时，M7、M8为导通状态，输出端Out经由NMOS M7、M8放电到接地准位另一输出端Out2经由PMOS M1、M2被充电到Vpp准位，node W12亦为Vpp准位，node W34的准位为Vcc+|Vtp|，此一技艺因为PMOS M2及M4的栅极偏压在固定准位Vcc，改善了元件的可靠性，因为每一元件的栅极所受的偏压均小于Vpp-Vcc。但它最大缺点是工作电压范围约在VCC+2Vtp与VPP之间，假若Vpp由内部充电帮浦(charge pump)供应，当它因瞬时大电流负载出现一向下的突波时，可能使得本电路不能正常工作(参考图3所示的虚线部分)。
有监于此，本发明是针对上述的困扰，提出一种应用于快闪存储器的电压准位转换电路，以改善上述的缺点。
发明内容
本发明的主要目的，是在提供一种应用于快闪存储器的电压准位转换电路，是利用一般逻辑半导体制程下的晶体管元件装置，以设计出可通过高压准位并且有宽工作电源电压范围的电压准位转换电路。
本发明的另一目的，是在提供一种应用于快闪存储器的电压准位转换电路，其是可决定部分PMOS晶体管的栅极偏压，当参考电压准位小于一预设值，PMOS晶体管的栅极偏压为接地准位，而当参考电压准位大于预设值时，PMOS晶体管的栅极偏压为等于或大于第二电压Vcc。
为达到上述的目的，本发明是提出一种应用于快闪存储器的电压准位转换电路，其特征在于，其是包括一电压准位侦测器，用以提供一参考电压准位；二对相耦接的PMOS晶体管，其是分别连接该电压准位侦测器，且其中一对该PMOS晶体管与一第一电压相连接，而另一对该PMOS晶体管是利用该电压准位侦测器决定栅极偏压；以及二对相耦接的NMOS晶体管，其一端分别连接至一第二电压及一输入端，且其中一对该NMOS晶体管连接至一对该PMOS晶体管，且另一端连接至一输出端，而另一对该NMOS晶体管是利用一反相放大器相连接，并连接至一接地端。
其中，该电压准位侦测器依据该第一电压准位提供该参考电压准位。
其中，该参考电压准位是为该第二电压或接地准位。
其中，该参考电压准位是为一第三电压或接地准位，且该第三电压高于该第二电压并低于该第一电压准位。
其中，该参考电压准位小于一预设值时，该PMOS晶体管的栅极偏压是为接地准位，而当该参考电压准位大于该预设值时，该PMOS晶体管的栅极偏压是为等于大于该第二电压。
其中，该预设值是为该第二电压的二至三倍。
其电压准位预先设定于该第二电压，当完成输入准位的设定后，将该电压准位切换至该第一电压。
底下由具体实施例配合所附图的详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效，其中图1为已知的快闪存储器的内部电路方块示意图。
图2为已知的电压准位转换电路的一详细电路示意图。
图3为已知的电压准位转换电路的操作程序图。
图4为为已知的电压准位转换电路的另一详细电路示意图。
图5为本发明的快闪存储器的内部电路方块示意图。
图6为本发明的电压准位转换电路的一详细电路示意图。
图7为本发明的电压准位转换电路的另一详细电路示意图。
图8为本发明的电压准位转换电路的再一详细电路示意图。
图9为本发明的电压准位转换电路的操作程序图。
具体实施例方式
本发明提出一种应用于快闪存储器的电压准位转换电路，图5为本发明所提出的快闪存储器的内部电路方块示意图，快闪存储器2包括一连接Vcc的地址解码/编码器20，一连接地址解码/编码器20的电压准位转换电路22、及一Vpp/Vcc切换电路24及一快闪存储元件26分别连接至电压准位转换电路22，且有一充电帮浦28连接至Vpp/Vcc切换电路24。
本发明为利用电压准位转换电路22是为设计出可通过高压准位并且有宽工作电源电压范围，图6为本发明的电压准位转换电路22的一实施例的详细电路示意图，电压准位转换电路22包括一电压准位侦测器30，用以提供一参考电压准位，并有二对相耦接的PMOS晶体管32、34，其分别连接至电压准位侦测器30，且其中一对PMOS晶体管32与一第一电压Vpp/Vcc相连接，而第一电压Vpp/Vcc可经由Vpp/Vcc切换电路24进行Vpp或Vcc的切换，而另一对PMOS晶体管34利用电压准位侦测器30决定栅极偏压Vbias，并有二对相耦接的NMOS晶体管36、38，其一端分别连接至一第二电压Vcc及一输入端In，且其中一对NMOS晶体管36连接至一对PMOS晶体管34，且另一端连接至一输出端Out，而另一对NMOS晶体管38利用一反相放大器40相连接，并连接至一接地端Vss。
其中，于一开始时，电压准位预先设定于第二电压Vcc，当完成输入准位的设定后，将电压准位切换至第一电压Vpp/Vcc；电压准位侦测器30依据第一电压Vpp/Vcc准位提供参考电压Vbias准位，其可能为第二电压Vcc及接地准位，或者为一第三电压及接地准位，且第三电压会高于第二电压Vcc并低于第一电压Vpp/Vcc准位；换言之，当第一电压准位小于一预设值，即二至三倍的第二电压Vcc时，PMOS晶体管34之间极偏压为接地准位，而当第一电压准位大于预设值时，PMOS晶体管34的栅极偏压为等于或大于第二电压Vcc。
电压准位转换电路22包括一电压准位侦测器30，还包括有一第一P通道金属氧化半导体M1，其源极(Source)接到第一电压Vpp/Vcc，且有一第二P通道金属氧化半导体M2，其栅极(Gate)、源极分别接到参考电压Vbias准位及第一P通道金属氧化半导体M1的漏极(Drain)，且基板接到第一P通道金属氧化半导体M1的漏极，并有一第一N通道金属氧化半导体M3，其栅极及源极分别接到一输入端In及一接地端Vss，及一第二N通道金属氧化半导体M4，其漏极、栅极、源极分别接到第二P通道金属氧化半导体M3的漏极、第二电压Vcc及第一N通道金属氧化半导体M3的漏极，还有一第三P通道金属氧化半导体M5，其栅极及源极分别接到第一P通道金属氧化半导体M1的漏极及第一电压Vpp/Vcc，及一第四P通道金属氧化半导体M6，其栅极及源极分别接到参考电压Vbias准位及第三P通道金属氧化半导体M5的漏极，且基板接到第三P通道金属氧化半导体M5的漏极，还有一第三N通道金属氧化半导体M7，其栅极及源极分别接到一反相放大器40输出端及接地端Vss，另外还包括一第四N通道金属氧化半导体M8，其漏极、栅极、源极分别接到第四P通道金属氧化半导体M6的漏极、第二电压Vcc及第三N通道金属氧化半导体M7的漏极。
图7为本发明的电压准位转换电路的另一内部详细电路示意图，电压准位转换电路22包括一电压准位侦测器30，其用以提供一参考电压准位Vbias，并有一第一P通道金属氧化半导体M9，其源极接到第一电压Vpp/Vcc，一第二P通道金属氧化半导体M10，其栅极、源极分别接到参考电压Vbias准位及第一P通道金属氧化半导体M9的漏极，且基板接到第一P通道金属氧化半导体M9的漏极，还有一第一N通道金属氧化半导体M11，其栅极及源极分别接到一输入端In及一接地端Vss，及一第二N通道金属氧化半导体M12，其漏极、栅极、源极分别接到第二P通道金属氧化半导体M10的漏极、第二电压Vcc及第一N通道金属氧化半导体M11的漏极，尚有一第三P通道金属氧化半导体M13，其源极接到第一电压Vpp/Vcc，及一第四P通道金属氧化半导体M14，其漏极、栅极及源极分别接到第一P通道金属氧化半导体M9的栅极、参考电压Vbias准位及第三P通道金属氧化半导体M13的漏极，且基板接到第三P通道金属氧化半导体M13的漏极，及一第三N通道金属氧化半导体M15，其栅极及源极分别接到一反相放大器40输出端及接地端Vss，另有一第四N通道金属氧化半导体M16，其漏极、栅极、源极分别接到第四P通道金属氧化半导体M14的漏极、第二电压Vcc及第三N通道金属氧化半导体M15的漏极。
图8为本发明的电压准位转换电路的另一内部详细电路示意图，电压准位转换电路22包括一电压准位侦测器30，其用以提供一参考电压准位Vbias，并有一第一P通道金属氧化半导体M17，其源极接到第一电压Vpp/Vcc；一第二P通道金属氧化半导体M18，其栅极、源极分别接到参考电压Vbias准位及第一P通道金属氧化半导体M17的漏极，且基板接到第一P通道金属氧化半导体M17的漏极；一第一N通道金属氧化半导体M19，其栅极及源极分别接到一输入端In及一接地端Vss；一第二N通道金属氧化半导体M20，其漏极、栅极、源极分别接到第二P通道金属氧化半导体M18的漏极、第二电压Vcc及第一N通道金属氧化半导体M19的漏极；一第三P通道金属氧化半导体M21，其栅极及源极分别接到第二P通道金属氧化半导体M18的漏极及第一电压Vpp/Vcc；一第四P通道金属氧化半导体M22，其栅极及源极分别接到参考电压Vbias准位及第三P通道金属氧化半导体M21的漏极，且基板接到第三P通道金属氧化半导体M21的漏极；一第三N通道金属氧化半导体M23，其栅极及源极分别接到一反相放大器40输出端及接地端Vss；以及一第四N通道金属氧化半导体M24，其漏极、栅极、源极分别接到第四P通道金属氧化半导体M22的漏极、第二电压Vcc及第三N通道金属氧化半导体M23的漏极。
其中，图6、图7、图8的第二P通道金属氧化半导体M2、M10、M18及第四P通道金属氧化半导体M6、M14、M22的栅极偏压由电压准位侦测器30决定，当第一电压准位小于一预设值，即二至三倍的第二电压Vcc时，的栅极偏压为接地准位，而当第一电压准位大于预设值时，栅极偏压为等于或大于第二电压Vcc，操作时序如图9所示，当输入端In为Low(0V)时，NMOS M7、M8、M15、M16、M23、M24在导通状态，输出端Out和NMOS M7、M15、M23漏极的电压准位均被拉下到0V(接地准位)，PMOS M6、M14、M22源极(节点w34)的电压准位为Vbias+，|Vtp|；NMOSM5、M6、M11、M12、M19、M20在关闭状态，PMOSM1、M9、M17在导通状态，PMOSM2、M10、M18源极(节点w12)的电压准位被推升到Vpp；PMOSM1、M2、M9、M10、M17、M18的栅极承受的准位为Vpp-Vbias-|Vtp|大幅度改善元件装置的可靠性，Vtp是PMOSM2、M6、M10、M14、M18或M2222的起始电位(thresho1dv 01 tage)；输入端In为Hi(Vcc电压准位)，NMOS M5、M6、M11、M12、M19、M20在导通状态，节点Out2和NMOS M5、M11、M19漏极的电压准位均被拉下到0V(接地准位)，PMOSM2、M10、M18源极(节点w12)的电压准位为Vbias+|Vtp|；NMOSM7、M8、M15、M16、M23、M24在关闭状态，PMOS M3、M13、M21在导通状态，输出端Out和PMOS M4、M14、M22源极(节点w34)的电压准位被推升到Vpp；PMOS M1、M2、M9、M10、M17、M18的栅极承受的准位为Vpp-Vbias-|Vtp|大幅度改善元件装置的可靠性。
本发明提出一种应用于快闪存储器的电压准位转换电路，是利用一般逻辑半导体制程下的晶体管元件装置，并利用电压准位侦测器决定部分晶体管元件之间极偏压，以设计出可通过高压准位并且有宽工作电源电压范围的电压准位转换电路。
以上所述是由实施例说明本发明的特点，其目的在使熟习该技术者能了解本发明的内容并据以实施，而非限定本发明的专利范围，故凡是其他未脱离本发明所揭示的精神而完成的等效修饰或修改，仍应包含在以下所述的申请专利范围中。
权利要求
1.一种应用于快闪存储器的电压准位转换电路，其特征在于，其是包括一电压准位侦测器，用以提供一参考电压准位；二对相耦接的PMOS晶体管，其是分别连接该电压准位侦测器，且其中一对该PMOS晶体管与一第一电压相连接，而另一对该PMOS晶体管是利用该电压准位侦测器决定栅极偏压；以及二对相耦接的NMOS晶体管，其一端分别连接至一第二电压及一输入端，且其中一对该NMOS晶体管连接至一对该PMOS晶体管，且另一端连接至一输出端，而另一对该NMOS晶体管是利用一反相放大器相连接，并连接至一接地端。
2.如权利要求1所述的应用于快闪存储器的电压准位转换电路，其特征在于，其中，该电压准位侦测器依据该第一电压准位提供该参考电压准位。
3.如权利要求1所述的应用于快闪存储器的电压准位转换电路，其特征在于，其中，该参考电压准位是为该第二电压或接地准位。
4.如权利要求1所述的应用于快闪存储器的电压准位转换电路，其特征在于，其中，该参考电压准位是为一第三电压或接地准位，且该第三电压高于该第二电压并低于该第一电压准位。
5.如权利要求1所述的应用于快闪存储器的电压准位转换电路，其特征在于，其中，该参考电压准位小于一预设值时，该PMOS晶体管的栅极偏压是为接地准位，而当该参考电压准位大于该预设值时，该PMOS晶体管的栅极偏压是为等于大于该第二电压。
6.如权利要求5所述的应用于快闪存储器的电压准位转换电路，其特征在于，其中，该预设值是为该第二电压的二至三倍。
7.如权利要求1所述的应用于快闪存储器的电压准位转换电路，其特征在于，其电压准位预先设定于该第二电压，当完成输入准位的设定后，将该电压准位切换至该第一电压。
全文摘要
本发明提出一种应用于快闪存储器的电压准位转换电路，利用一电压准位侦测器以提供一参考电压准位，并有二对相耦接的PMOS晶体管，其分别连接至电压准位侦测器，且其中一对与一第一电压相连接，而另一对利用电压准位侦测器决定栅极偏压，并有二对相耦接的NMOS晶体管，其一端分别连接至一第二电压及一输入端，且其中一对连接至一对PMOS晶体管，另一端连接至一输出端，而另一对利用一反相放大器相连接，并连接至一接地端。本发明的电压准位转换电路是可通过高压准位，并且具有宽工作电源电压范围。
文档编号G11C7/00GK1897159SQ200510082839
公开日2007年1月17日 申请日期2005年7月11日 优先权日2005年7月11日
发明者林信章, 吴政颖, 杨明苍, 张浩诚 申请人:亿而得微电子股份有限公司