专利名称：可写存储器的制作方法
技术领域：
本发明涉及一种可写存储器。具体而言，本发明涉及一种具有低功率消耗和减小的半导体管芯(die)上的占位面积(footprint)的存储器。
背景技术：
常常期望能够在半导体器件制造之后将控制字编程到该半导体器件中。这些控制字可以控制该器件的功能和/或可以是用于调整该器件的工作参数以满足某个所需规格的系数。
一种提供只可被写入一次的可靠的非易失性存储器的公知方式是如
图1所示的交叉耦合晶体管对。可看出，该装置包括第一熔丝2和第二熔丝6，第一熔丝2被设置为与第一晶体管4串联，第二熔丝6被设置为与第二晶体管8串联。晶体管4和8是场效应晶体管，且晶体管4的栅极连接到熔丝6和晶体管8之间的节点，且晶体管8的栅极连接到熔丝2和晶体管4之间的节点。晶体管的源极端子连接到地供电轨，且熔丝2和6连接到正供电轨VDD。为了对该装置编程，必须有选择地烧断熔丝2和6，其中一个熔丝保持完好。因此，如果该存储单元的输出由节点10表示，那么为了将“1”写入存储器，熔丝6必须保持完好，而熔丝2必须被烧断，从而使其为高阻抗。这意味着晶体管4的栅极将由于通过熔丝6至正供电轨VDD的低阻抗连接而保持为高，而晶体管8的栅极将由于通过晶体管4至地的低阻抗路径而保持为低。这产生了甚至在上电之后也将总是返回到其正确状态的稳定配置，同时还基本上不消耗电流，因为因为熔丝2被烧断，所以理想上无电流流过熔丝2和晶体管4，且因为晶体管8由于其栅极通过晶体管4接地而保持为完全关断，所以无电流流过熔丝6和晶体管8。因此该存储器电路是非常可靠的。在实践中，烧断的熔丝经常表现出高阻抗而不是“不导电的”。因此，小电流可被汲取通过“烧断的”熔丝并然后通过被接通的串联晶体管。
遗憾的是，该存储器电路在硅管芯上可能占据相对大量的空间。熔丝2和6被典型地制造为两个金属触点之间的硅桥或多晶硅桥。由于烧断熔丝所需的电流相对大(与通常在集成电路内流动的电流相比较)，于是至熔丝的功率连接相应地较大。另一个问题是与熔丝串联的晶体管需要能够使足够的电流通过以烧断第一位置的熔丝。这通常导致为每个熔丝制造两个晶体管。因此，在图1中，晶体管4是对存储单元起作用的晶体管，而晶体管4a仅被提供用以使熔丝烧断电流通过。类似的晶体管8和8a被提供在存储单元的其他分支上。结果，这些熔丝烧断晶体管4a、8a与仅被制造用于逻辑门的晶体管4和8的尺寸相比非常大，并且仅被提供用于在器件编程期间传导熔丝烧断电流。因此，总之，尽管图1中所示的装置产生了可靠的存储单元，但其在硅管芯上相对庞大，并且这是不利的，因为在制造于硅管芯上的电路的不同部分之间经常存在对硅管芯上的空间的竞争。
现有技术中已认识到该问题，并且已描述了诸如图2中所示的更为紧凑的存储单元。图2中所示的装置仅包括与晶体管14串联组合的一个可熔元件12。存储单元的输出由节点16表示。通常，晶体管14被保持关断，直到需要读取存储器为止。当执行存储器读取时，测试电压被施加到晶体管14的栅极以便接通晶体管14。如果熔丝完好，那么熔丝将使足够的电流通过以将输出节点16保持为“1”，尽管电流流过晶体管14。然而，如果熔丝12已被烧断，那么晶体管14使得节点16被拉到地。再一次地，在存储器写操作期间，需要使足够的电流通过熔丝12以将其烧断。这典型地通过制造较大的熔丝烧断晶体管18来执行。在任何情况下，可以看出该存储器装置占据了图1中所示的存储单元的面积的大约一半。然而，其在存储器读取过程期间通过相对大的电流，如果熔丝完好的话，而图1所示的存储器尽管如上文所提及的那样出现某个电流，但不通过大的电流。因此，管芯上的空间已被用以换取功率消耗。另外，晶体管14的接通和关断可引起电流波动，该电流波动可能干扰其他电路的性能。
当然，功率消耗常常是极重要的。因此现有技术还教示了可以将图2中所示的装置如图3中所示地那样修改为包括RAM单元20，RAM单元20可以用来响应于施加到晶体管14的栅极的短测试脉冲而捕捉并保持存储单元的内容。这意味着电流仅需要在相对短暂的读取周期期间通过存储单元，然后结果可被锁存到RAM单元20中，RAM单元20典型地被制造为静态RAM，使得一旦其已锁存结果，其就不再使任何另外的电流通过(理论上而言)。RAM单元20的制造典型地仅需要少许相对小的晶体管，并且因此图3中所示的装置与图1中所示的装置相比仍占据小得多的电路面积。
即使利用图3所示的修改，存储器仍然不完美，因为存储单元读周期期间的功率轨上的噪声可能导致其在读周期期间传递错误的值。任何半导体制造商假设产品用户可合作以将产品放在具有稳定供电的低噪声环境中都是危险的。因此，一般惯例是，定期地轮询图3中所示的装置以刷新存储单元20中的内容。这改善了电路的完整性，但增大了其功率需求。还存在可能在存储器被轮询以刷新其内容之前发生存储器读取的风险。
发明内容
根据本发明的第一方面，提供了一种可写存储器，该存储器包括至少一个存储单元，所述至少一个存储单元包括与晶体管串联的可熔元件，并且其中状态信号从可熔元件和晶体管之间的节点得到，该存储器进一步包括完整性检查器，其被设置为对其中状态信号处于预定状态的存储单元的数目进行测量、并且将该测量与预定检查数目进行比较、并且如果比较结果不令人满意则引起存储器重置操作被执行。
因此，可以提供一种存储器，其使用具有图2中所示的设计的相对小的占位面积的存储单元，但是其中存储器的电流消耗与图1中所示的装置相当，并且其中还可以确保来自存储器的结果的完整性。
因为存储器的功率消耗应尽可能小且理论上理想地为零仍然是重要的，所以完整性检查器优选地以静态逻辑单元来实施。这意味着当完整性检查器中的信号进行转换时，电流仅由完整性检查器汲取。优选地，完整性检查器被解锁并且不被多路复用，从而将转换数目降低到最小值并且最小化由完整性检查器所汲取的电流。
取决于所需的可靠性程度或可接受的错误位风险，可以得到诸如表示存储器内容的奇偶校验或哈希码的参数，并且可以使用该参数作为其中状态信号处于预定状态的存储单元的数目的测量结果。因此，假定奇偶校验产生电路或哈希产生电路被适当地构造，则得出存储器内容为正确的错误确认的机会可以被降低到可接受的值。然而，在许多电路配置中，存储器内容为正确的统计可能性并不足够大，并且期望绝对有把握所述内容为正确。如果存储器被适当构造，则这可以通过对处于预定状态的单元的数目进行计数来完成。
有利地，存储单元被构造成使得状态信号被用来形成用于控制存储单元的晶体管的控制信号。特别有利的配置是使用反相器来对状态信号取反以形成控制信号。这产生了一种装置，其中如果熔丝完好，则存储单元总是给出正确的输出，即来自可熔元件和晶体管之间的节点的“1”。如果可熔元件并非完好，则存储单元应在其输出给出“0”，但是仍存在在上电期间某些单元将输出错误的“1”的小的风险。然而，可以使用存储单元决不会给出错误的零的特性，并且因此可以通过对处于“1”状态或可替换地处于“零”状态的单元的数目进行计数来检查存储器的完整性。然后处于所述状态中的一种或另一种的存储单元的计数可以由哈希处理或类似的处理来压缩，并与类似地得到的检查数目进行比较，或者可替换地并且优选地，处于预定状态的单元的数目的计数可以直接与本身对处于该预定状态的单元的数目进行编码的检查数目进行比较。
可以产生全加器以将存储单元内容中的每一个彼此相加，以确定多少存储单元处于预定状态，“0”或“1”。然而，发明者已认识到，可以通过将存储器细分为存储单元组并且使用递增器链而不是全加器形成该组之和来实现硅管芯上进一步的空间节约。递增器取前一个二进制字并且可以将其保持不变或者仅将其递增(加1)。因此，递增器可以利用比全加器少的部件来构建，并且因此在管芯上占据较小的空间。然后各个递增器的输出可以使用全加器来求和，以得到表示处于预定状态的存储单元的数目的最终字(final word)。然后该字可以例如通过一系列异或门来与预定检查数目进行比较以确定所述数目是否匹配。
如果处于预定状态的单元的数目不等于预期数目，则有必要执行存储器重置。这可以通过将与可熔元件串联的晶体管暂时接通从而释放被固定在错误状态的任何存储单元来实现。为了实现此目的，可以为每个存储单元形成辅助晶体管，辅助晶体管与存储单元的主晶体管并联连接，但是辅助晶体管中的每一个响应于将他们接通的单个控制信号，从而执行存储器重置。有利地，预定检查数目存储在其性能完全可靠的存储器中。优选地，用于检查数目的存储器使用静态存储器来形成，该静态存储器例如图1中所示的现有技术类型，其总是被保证在加电时或在有噪声的情况下进入正确状态。
在存储单元的一个可替换实施例中，熔丝和晶体管串联地设置，例如如图3所示，并且熔丝节点16的输出被锁存到RAM单元20中。已知如果熔丝完好，则熔丝节点的输出将总是“1”，然而如果熔丝被烧断，则尽管熔丝节点应处于零伏，但通过熔丝的漏电流或熔丝节点处的俘获电荷可能使得其输出“1”而不是“0”。然而，因为具有完好的熔丝的存储单元能够输出“0”的可能性非常小，所以如果熔丝输出“0”，则可以设想其是正确的。因此，电路可以被设置为对处于预定状态的RAM单元的数目进行计数，并且如果与预期的处于预定状态的RAM单元的数目的比较的结果不令人满意则引起诸如将一个或多个晶体管14接通的存储器重置操作被执行。
有利地，电路被进一步设置为将其中所关联的RAM单元输出指示RAM单元的熔丝被“烧断”的“0”的存储单元中的那些晶体管定期地接通一短暂的时间段。在该过程期间，RAM单元20的内容被刷新。
这提供了噪声未影响这些RAM单元的内容的某种保证。如果单元改变状态，那么处于预定状态的存储单元的数目的计数改变，并且全面的存储器重置被启动。因为仅具有“烧断的”熔丝的存储单元被测试，所以在存储器测试过程期间汲取的电流非常小。
将参考附图通过实例进一步描述本发明，在附图中图1示意性地图示了具有高可靠性、低功率消耗和相对大的硅管芯上的占位面积的现有技术存储单元；图2示意性地图示了与图1中所示的存储器相比具有增大的功率消耗和较小的占位面积的现有技术存储单元；图3示出了对图2中所示的存储器的改进，从而降低其功率消耗但稍微增大其占位面积。
图4示出了构成本发明实施例的存储器内的存储单元；图5示意性地示出了构成本发明实施例的存储器的框图；图6示出了简单的半加器；图7示出了简单的全加器；图8示出了用于对存储器的一行求和的全加器树；图9是示出集成电路内的部件的相对大小的比例图；
图10示意性地图示了构成本发明实施例的存储器内的存储单元的另一实施例。
图4是适用于本发明的存储单元的电路图。该存储单元类似于图2中所示的存储单元，熔丝12的第一端子都是连接到供电轨VDD，并且熔丝12的第二端子都是连接到场效应晶体管14的漏极，场效应晶体管的源极都是连接到地轨。熔丝12和晶体管14之间的节点16表示可以读取存储单元的内容的点。然而，该存储单元还包括反相器30，反相器30的输入连接到节点16，且反相器30的输出连接到晶体管14的栅极。因此可以看出，如果熔丝12完好，那么在供电轨VDD和反相器30的输入之间存在低阻抗路径。因此，无论在电路上电时晶体管14接通还是关断，熔丝的动作都将把节点16处的电压拉向正供电轨，从而使得反相器向晶体管14提供将其关断的信号。因此，在上电时的瞬时电流流动之后，该电路将设置于稳定状态，在该稳定状态下，节点16被保持在供电电压VDD，并且晶体管14被关断并且不消耗功率。
如果在设置操作期间，熔丝烧断晶体管(晶体管14或未示出的另一晶体管)被用来将熔丝烧断，则在熔丝节点16和供电轨VDD之间存在高阻抗路径。在上电期间，反相器和电路内的瞬态状况可能意味着晶体管14或者短暂地接通或者永久地保持关断。如果晶体管14短暂地接通，则其使得节点16短暂地接地，从而使得反相器30的输出上升，从而确保晶体管维持接通并且因此进入稳定状态。然而，如果晶体管不经意地保持关断，则节点16处的寄生电容上的俘获电荷可足以使得反相器16的输入出现错误的逻辑1，并且因此晶体管14保持关断。
因此，存储单元的动作使得如果期望该单元编码为逻辑1(熔丝未被烧断)，则该单元总是编码为此状态。然而如果熔丝已被烧断，则存在该单元将不正确地编码为熔丝未被烧断的状态的机会。
鉴于图4，可以看出，如果存储单元不正确地编码为一个状态，则可以通过设立从节点16到地的低阻抗路径来容易地重置该单元。这可以通过修改对晶体管14的驱动使得重置信号可以与反相器30的输出进行取或来实现。然而，简单并且可靠的重置可以通过制造与晶体管14并联的重置晶体管32来实现。重置晶体管32响应于施加在其栅极的重置信号以使得晶体管短暂地导通，从而允许节点16上的任何俘获电荷被放电并且允许反相器30的输入被短暂地接地。这将存储单元置于稳定状态。该重置晶体管可以被制造为小体积的晶体管。
图5示意性地图示了包括已被设置成子组的多个存储单元的存储器。典型地，在该存储器的制造期间，该存储器被设置成行和列，并且此通常的布局可以被利用并且每行可以构成存储单元的子组中的一个。
如图5所示，制造了一行图4中所示类型的存储单元。存储单元由50-57表示。每个存储单元将输出提供给所关联的被标记为60至67的递增器。每个递增器仅接收从其存储单元输入的单个位。可以通过建立另一至熔丝节点的连接、但更优选地是通过建立至反相器30的输出的连接来将存储单元与递增器连接。在这一点上，可以看出，设计者可以对烧断的熔丝编码为逻辑1(等价于从节点16取输出)还是编码为逻辑零(等价于从反相器30取输出)作出选择。还值得注意的是，尽管图5仅示出存储单元置于八个单元的行中，但使每行中的单元数目尽可能接近2的乘幂减1实际上是有意义的。因此理想地，每行具有15个单元，因为15仍可以由四位二进制字进行编码，而对八这个值进行编码所需的位数也是四位。
在图5所示的实例中，每个递增器是四位递增器。如上所述，递增器是全加器的简化版本，并且递增器和全加器的电路配置可以在教科书中找到和/或为本领域技术人员所知晓。这使电路的布局保持一致，尽管由此可见，存储单元链的最低有效端附近的递增器不必须处理同样多的存储单元并且因此可以被构建为处理较少的位，例如递增器60仅必须处理一位，递增器61和62仅必须能够处理两位，而递增器63到66仅必须能够处理三位字。最高有效的递增器67的输出被提供给全加器70。该全加器被设置为将递增器67的输出与该全加器从在前的全加器72的输出接收的二进制字相加。在前的加法器72与存储器的另一行及其所关联的与上述递增器相同的递增器(且为了简单起见在图中简单标记为74)相关联。全加器72可以是加法器链中的一个加法器，尽管由此可见，如果如在此实例中那样加法器72是最低有效的加法器，则其可以直接从块74中的递增器以及与为了简单起见标记为76的另一存储器块相关联的递增器中接收输入。
因此，由此可见，链中的最终加法器的输出表示从单独的存储单元50、51、52等传递到它们所关联的递增器并因此传递到加法器的“1”的数目。在比较器80中，此“1”的数目可以与保持在检查数目存储器82中的“1”的预期数目相比较。由于电路制造者或编程者已知道他们将什么值烧入到一次写入存储器中，因此制造者或编程者具有足够的信息来将“1”的数目写入存储器82，使得比较的结果可以是可靠的。比较器80将存储器性能的这些测量结果相比较，并且如果这些比较结果不满意则比较器80在输出84上声明重置信号。在重置发生的情况下，重置晶体管32被接通。应当注意图4中所示的存储单元的配置使得甚至在重置晶体管接通时，其也产生表示期望其编码为的状态的输出。因此被不正确地配置的任何存储单元现在应自身校正，并且此改变的结果将传播通过递增器并然后通过加法器并最终到比较器80中。一旦所有单元都已达到其正确状态并且这些改变的结果传播通过递增器、加法器和比较器，则比较器输出应改变以去除重置信号从而关断重置晶体管32。
如上所述，为了节省功率，因为这是此电路设计的主要激发因素之一，所以递增器、加法器和比较器80以静态逻辑单元或传输晶体管逻辑单元(pass transistor logic)来实施，使得当在逻辑状态之间进行转换时电流仅由逻辑块汲取(理论上而言)。递增器(其可以由半加器形成)和全加器的静态实施为本领域技术人员所公知。然而，为了完整起见，半加器的简单实施在图6中示出，并且全加器的电路图在图7中示出。这些电路可以由本领域技术人员加以调整以得到适当位数的半加器和全加器。
尽管该电路现在需要制造递增器、加法器、比较器和另一存储器82，该电路仍可相当大程度地降低整体存储器的占位面积。
因此，每个存储单元的开销(overhead)是1.包括如图1所示的交叉耦合零功率晶体管和熔丝配置的存储器82＝2log2(存储器位数)。
2.比较器＝log2(存储器位数)。
3.每个存储器行1个全加器电路，加上所关联的连接。
4.每个熔丝1个递增器。
如果我们查看被组织为16个字、每个字16位的256位存储器的需求，我们可看出图1中的现有技术需要(256×2)512个熔丝和512个熔丝烧断晶体管。
本发明需要主存储器中的256个熔丝烧断晶体管主存储器中的256个熔丝另一存储器82中的另外16个熔丝烧断晶体管和16个熔丝1个8位比较器16个8位加法器256个5位递增器(5个位需要编码为0到16)因此，每个单元的开销是1个5位递增器、8位加法器的1/16、附加的熔丝和熔丝烧断晶体管的1/16以及8位比较器的1/256。
图2的现有技术电路比此电路小但具有高得多的功率需求，这是因为当晶体管14响应于测试信号而导通时，电流流过晶体管14。图3的电路与本发明相比当然消耗较多功率，这是因为烧断的和未烧断的熔丝都被测试，并因此存在从一个供电轨经过未烧断的熔丝和晶体管到另一个供电轨的低阻抗路径，并且图3的电路与图2中所示的电路相比具有较大的占位面积。
本发明已认识到其他求和电路可以用于对存储单元的状态求和。图8示出了一行存储单元，以F0到F11表示。使用以FA1到FA10表示的10个全加器的树来对存储单元的内容逐步求和。因此，加法器FA1对单元F0到F2的熔丝状态求和。全加器FA2对单元F3到F5的状态求和，全加器FA3对单元F6到F8求和，并且全加器FA4对单元F9到F11求和。每个全加器具有求和输出S和进位输出C。全加器根据图8相互连接。全加器的树导致产生4位字，其中最低有效位由全加器FA6的求和输出所提供，次最低有效位由全加器FA9的求和输出所提供，并且最高有效位由全加器FA10的求和输出和进位输出所提供。
此全加器的树产生了用于得到求和结果的更为紧凑的结构。
图9是示出熔丝2和熔丝烧断晶体管4相对于递增器66的相对大小的比例图。可以看出，递增器比熔丝和晶体管小得多，所以图8中的每个单独的存储单元比图1中的具有两个熔丝和两个晶体管的等价单元小得多。
再次将图1中的现有技术存储器的占位面积与根据本发明的存储器的占位面积相比较，如果我们考虑12行、每行12位的存储器，取熔丝的面积为“单位面积”，则每个现有技术存储单元包括2个熔丝 ＝2×12个熔丝烧断晶体管＝2×1.061个锁存器(用于编程) ＝1×0.52每个单元4.64个单位，总共668.16个单位。
使用本发明，我们有1个熔丝 ＝1×11个熔丝烧断晶体管＝1×1.061个RAM锁存器 ＝1×0.52每个单元总共2.58个单位，或每个12个单元的行30.96个单位。
对于每行，还有全加器树中的10个全加器，它们占据2.5个单位的总面积，使得面积达到每行33.46个单位。每行还与占据另2个单位的8位全加器相关联，得到每个字35.46个单位的总量。对于12行，这占据425.52个单位。我们还需要8位×4.64(因为其是图1的存储器)的附加存储器，得到462.64个单位的占位面积或减小了31％的占位面积。
在功率需求方面，本发明的存储器基本上不汲取功率。将其与图3的存储器(图3的存储器比图2的存储器更节省功率)相比较，在以1MHz刷新的0.5μm晶体管的情况下，每个测试熔丝状态的脉冲在每个熔丝上典型地消耗4-8μW。如果我们作较低的估计并且假设存储器的一半包含“1”，则对于1MHz采样率，所消耗的功率是280μW。如果我们更快地采样或具有更大的存储器，则功率需求上升。这与本发明形成对比，在本发明中，无论存储器的尺寸如何，功率需求基本上保持为零。
还应当注意，时，大的存储器趋向于提供更好的空间节省，因为另外的存储器和加法器的开销在更多元件之间共享。
图10示出了基于图3中所示的现有技术存储单元的可替换的存储单元配置。将针对相同部件使用相同的参考标号。在此经修改的单元中，已包括了另外的电路以使得如果RAM单元输出为低，则允许存储单元规则地更新RAM单元内容20，并且因此可设想熔丝12被烧断。这允许存储单元被频繁地重新测试(假定熔丝可能被烧断)，而不招致显著的通过存储单元的电流代价(penalty)。为了进行该操作，图3中直接施加到晶体管14的栅极的测试脉冲或转换信号现在施加到与门90的第一输入。RAM单元20的输出通过反相器92供给到与门90的第二输入。因此如果RAM单元的输出为零，则测试信号仅传播到晶体管14的栅极上。该转换信号被定期地声明，并且因此其中熔丝被认定烧断的那些存储单元定期地更新自身。存储单元的输出被提供给例如图5中所示的求和电路，并且因此可以对处于预定状态的单元的总数进行计数。例如，可以对把“1”作为输出的单元的数目进行计数。如果把“1”作为输出的单元的数目与处于此状态的单元的预期数目不同，则比较器80可以声明一信号以引起全局重置被执行。这可以通过制造与晶体管14并联的另一晶体管94并将该另一晶体管94接通以引起重置来实现。在全局重置期间，或者在其中晶体管14被接通的那些单元的单独转换期间，控制信号被供给到存储单元的RAM单元20以引起其被更新。这可以通过借助于或门96将转换信号和全局信号二者提供给RAM单元20来实现。尽管在图10中，反相器92被示出为其输入连接到RAM单元20的输出，但可以看出反相器92可以被移动使得其输入可以连接到熔丝节点16。这使得该电路与图4中所示的电路更为相似。因此，本质上，可以认为图4被修改为包括开关装置，该开关装置的作用是如果熔丝12处于低阻抗状态则总是将晶体管14保持为完全关断，而如果熔丝12处于高阻抗状态则允许晶体管14仅在某个时间接通。
尽管已参考熔丝连接到正供电轨并且下拉晶体管以PMOS晶体管的形式提供的电路装置描述了本发明，但利用熔丝连接到负供电/地轨并且上拉晶体管被提供的装置，本技术同样良好地工作。
还存在熔丝最初处于高阻抗状态并且可以被“烧断”为导电状态的技术。本发明也适于与这样的技术一起使用。本发明还适于与其中熔丝可以由激光或其他非电装置烧断的器件一起使用。
因此可以提供一种具有减小的占位面积的基本上零功率的可靠存储器。
权利要求
1.一种包括至少一个存储单元的可写存储器，所述至少一个存储单元包括与晶体管串联的可熔元件，并且其中状态信号从所述可熔元件和所述晶体管之间的节点得到，所述存储器进一步包括完整性检查器，所述完整性检查器被设置为对其中所述状态信号处于预定状态的存储单元的数目进行测量、并且将所述测量结果与预定检查数目进行比较、并且如果所述比较结果不令人满意则引起存储器重置操作被执行。
2.如权利要求1所述的可写存储器，其中所述完整性检查器对处于所述预定状态的存储单元的数目进行计数。
3.如权利要求1所述的可写存储器，其中所述状态信号被用来得到存储单元的所述晶体管的驱动信号，使得如果所述可熔元件导电或处于低阻抗状态则所述晶体管被关断。
4.如权利要求3所述的可写存储器，其中所述晶体管的所述驱动信号是所述状态信号的取反版本。
5.如权利要求1所述的可写存储器，其中所述完整性检查器使用异步逻辑单元或传输晶体管逻辑单元来制造。
6.如权利要求1所述的可写存储器，其中所述完整性检查器使用静态逻辑单元或传输晶体管逻辑单元来制造。
7.如权利要求1所述的可写存储器，其中所述存储器被细分为多个部分，并且一个部分中处于所述预定状态的存储单元之和由与该部分相关联的求和装置来得到。
8.如权利要求7所述的可写存储器，其中另一求和装置对来自每个部分的贡献进行求和。
9.如权利要求1所述的可写存储器，其中所述检查数目被保持在非易失性的检查数目存储器中。
10.如权利要求9所述的可写存储器，其中所述检查数目存储器包括交叉耦合晶体管-熔丝装置。
11.如权利要求1所述的可写存储器，其中如果处于所述预定状态的存储单元的数目与所述检查数目不同，则执行所述存储器重置操作。
12.如权利要求1所述的可写存储器，其中每个存储单元具有重置晶体管，该重置晶体管用于向所述可熔元件和所述晶体管之间的节点选择性地提供低阻抗路径。
13.一种检查存储器完整性的方法，包括对处于预定状态的存储单元的数目进行测量，并且将该测量结果与表示应处于所述预定状态的存储单元的数目的值进行比较。
14.如权利要求13所述的方法，进一步包括如果所述比较结果不可接受则执行存储器重置的步骤。
全文摘要
提供了一种存储器，其中每个存储单元可以处于第一状态或第二状态，并且应处于所述第一状态的那些单元总是正确地上电到该状态，而应处于所述第二状态的单元可能不正确地上电。计数装置被提供为对处于所述状态中的任一种的单元的数目进行计数并将该数目与预定数目进行比较。如果所述数目不匹配，则执行存储器重置。所述存储单元可以由单个可熔元件来构造，从而节省了空间，同时还在上电之后基本上消耗零功率。
文档编号G11C17/16GK1993769SQ200580026137
公开日2007年7月4日 申请日期2005年7月29日 优先权日2004年8月3日
发明者大卫·杰勒德·莱恩 申请人:模拟装置公司