专利名称：用于控制内部中断电阻的装置的制作方法
技术领域：
本发明关于一种用于控制内部中断电阻(on die termination，ODT)的装置；且更具体而言，关于一种用于通过使用延时信息来确定ODT电路的有效周期的ODT控制装置。
背景技术：
近来，已开发用于改良双倍数据速率(DDR)内存装置的数据传送速度的各种新技术。举例而言，已由JEDEC(电子元件工业联合会)引进芯片外驱动器(OCD)校正技术至DDR内存装置的规范以便调整DDR内存装置的数据输出单元的阻抗。
通过测量自外电路(诸如，芯片组)流动至数据输出驱动器的电压或电流，侦测用于当前系统的数据输出驱动器的最佳阻抗，以使得该数据输出驱动器的阻抗被调整至该最佳阻抗。出于此目的，DDR2同步半导体内存装置额外地包括用于调整该数据输出驱动器的阻抗的OCD控制装置。
需要用于在电路之间稳定地传送信号的终端阻抗。若该终端阻抗未得到适当匹配，则可发生信号反射错误，意即，经传送的信号可被反射回来。然而，若提供外部固定的电阻器，由于集成电路的老化、温度变化或生产工艺变化，可能不能获得适当匹配。
因此，已开发用于调整终端阻抗的技术，以便通过控制在并联连接的多个晶体管中被接通晶体管的数目来获得与外部参考阻抗的阻抗匹配。
图1为展示常规内部中断电阻(ODT)控制装置的方块图。
如图所示，该常规ODT控制装置包括输入缓冲器10、域交叉区块20、多个ODT区块30及多个终端电阻器40。
该输入缓冲器10执行ODT控制信号ODT的缓冲操作，以将该缓冲信号作为ODT指令信号ODT_CMD输出。
该域交叉区块20接收该ODT指令信号ODT_CMD，以依同步于输出时钟OCLK的方式将ODT使能信号ODT_EN输出至该多个ODT区块30。
因此，该多个ODT区块30通过使用并联连接的多个开关SW1及SW2有选择性地连接终端电阻器40至电源电压端子VDDQ或接地电压端子VSSQ。因此，有可能控制半导体内存装置的终端阻抗。
该域交叉区块20依同步于输出时钟OCLK的方式产生ODT使能信号ODT_EN，不管时钟频率怎么变化，该输出时钟OCLK始终为均匀的。若该半导体内存装置的时钟频率变得较短，则难于控制对应于该缩短时钟频率的ODT使能信号ODT_EN的有效周期。因此，常规ODT控制装置不能精确地量测该半导体内存装置的终端阻抗。
发明内容
因此，本发明的目标为提供一种用于通过使用延时信息来确定ODT电路的有效周期的内部中断电阻(ODT)控制装置以由此有弹性地控制该ODT电路的终端阻抗。
根据本发明的方面，提供一种内部中断电阻(ODT)控制装置，该装置包括延时区块，其用于缓冲ODT控制信号以通过基于第一延时信息选择多个中间控制信号中的一个来输出延时控制信号，该多个中间控制信号通过依同步于内部时钟的方式相继地延迟该缓冲的ODT控制信号而产生；使能信号产生区块，其用于响应于该延时控制信号将第一控制信号与第二控制信号比较以由此基于该比较结果产生ODT使能信号；及ODT区块，其用于基于该ODT使能信号控制终端阻抗。
图1为展示常规内部中断电阻(ODT)控制装置的方块图；图2为展示根据本发明的实施例的ODT控制装置的方块图；图3为描绘图2中所示的附加延时(AL)区块的详细方块图；图4为描绘图2中所示的使能信号产生区块的详细方块图；图5为描绘图2中所示的单元ODT区块及单元终端电阻器区块的详细电路图；及图6为描述图2中所示的ODT控制装置操作的时序图。
具体实施例方式
在下文中，将参看附图详细描述根据本发明的内部中断电阻(ODT)控制装置。
图2为展示根据本发明的实施例的ODT控制装置的方块图。
该ODT控制装置包括附加延时(AL)区块100、使能信号产生区块200、ODT区块300及终端电阻器区块400。
该AL区块100执行ODT控制信号ODT及参考电压VREF的缓冲操作，且接收附加延时信号AL、内部时钟ICLK及重设信号RE，以产生延时控制信号ODT_AL。该附加延时信号AL界定在读取或写入操作期间自加载读取指令或写入指令的点至辨识其的点所需的时钟数。
该使能信号产生区块200接收该延时控制信号ODT_AL、列地址选通(CAS)延时信号CWL、该内部时钟ICLK、输出时钟OCLK及该重设信号RE，以输出ODT使能信号ODT_EN至该ODT区块300。该CAS延时信号CWL为展示列地址选通(CAS)信号的等待时间的指数。
该ODT区块300包括多个单元ODT区块，例如，300A至300N，且该终端电阻器区块400包括多个单元终端电阻器区块，例如，400A至400N。每个单元终端电阻器区块包括多个终端电阻器RTT及多个开关SW1及SW2。在ODT区块300中的单元ODT区块通过使用并联连接的多个开关SW1及SW2，有选择性地连接在终端电阻器区块400的对应单元终端电阻器区块中的多个终端电阻器RTT至电源电压端子VDDQ或接地电压端子VSSQ。因此，有可能控制ODT电路的终端阻抗。
图3为描绘图2中所示的附加延时(AL)区块100的详细方块图。
该AL区块100包括ODT输入缓冲器110、延时控制单元120及延时选择单元130。
该ODT输入缓冲器110执行ODT控制信号ODT及参考电压VREF的缓冲操作，以输出第一中间控制信号ODT_L0至该延时控制单元120。
该延时控制单元120包括多个D型触发器，意即，121、122及123。第一D型触发器121锁存第一中间控制信号ODT_L0，以依同步于内部时钟ICLK的方式将锁存信号作为第二中间控制信号ODT_L1输出至该延时选择单元130。同样地，其它D型触发器，例如，122及123，接收自先前D型触发器中输出的中间控制信号，例如，第八中间控制信号ODT_L7及第九中间控制信号ODT_L8，以依同步于内部时钟ICLK的方式将锁存信号作为对应的中间控制信号(例如，第九中间控制信号ODT_L8及第十中间控制信号ODT_L9)输出至延时选择单元130。
根据本发明的较佳实施例，该延时选择单元130可包括复用器。延时选择单元130接收自延时控制单元120中输出的第一中间控制信号ODT_L0至第十中间控制信号ODT_L9，且响应于该附加延时信号AL而选择这些中间控制信号中的一个，以便将该经选择的中间控制信号作为该延时控制信号ODT_AL输出。
图4为描绘图2中所示的使能信号产生区块200的详细方块图。
该使能信号产生区块200包括重设产生单元210、起始值选择单元220、内部计数器230、延迟锁定回路(DLL)计数器240、代码比较器250、指令译码器260及ODT使能信号产生单元270。
该重设产生单元210接收重设信号RE，以输出第一重设控制信号A0至该内部计数器230，且输出第二重设控制信号A1至该DLL计数器240。通过使该第二重设控制信号A1延迟预定时间，来产生该第一重设控制信号A0。
该起始值选择单元220接收CAS延时信号CWL，以设定内部计数器230的起始值。
该内部计数器230接收内部时钟ICLK，以通过响应于第一重设控制信号A0来计数内部时钟ICLK，输出第一计数控制信号A3至代码比较器250。该内部时钟ICLK用作取样主时钟且第一计数控制信号A3为二进制码。
该DLL计数器240接收输出时钟OCLK，以通过响应于第二重设控制信号A1来计数输出时钟OCLK，输出第二计数控制信号A4至代码比较器250。该第二计数控制信号A4亦为二进制码。
该指令译码器260接收及译码自延时选择单元130中输出的延时控制信号ODT_AL，以输出译码控制信号A5_1/2至代码比较器250。
该代码比较器250响应于该译码控制信号A5_1/2，将第一计数控制信号A3与第二计数控制信号A4比较，以便输出代码控制信号A6_1/2至该ODT使能信号产生单元270。若用于输出数据的指令被输入，则该代码比较器250基于对应该取样主时钟的内部时钟ICLK，存储第一计数控制信号A3的二进制码，然后，基于该输出时钟OCLK，将第一计数控制信号A3的二进制码与第二计数控制信号A4的二进制码比较，以便输出代码控制信号A6_1/2至ODT使能信号产生单元270。
因此，该ODT使能信号产生单元270响应于代码控制信号A6_1/2，控制用以启动ODT使能信号ODT_EN的时点。
图5为描绘图2中所示的第一单元ODT区块300A及第一单元终端电阻器区块400A的详细电路图。
其它单元ODT区块及单元终端电阻器区块具有与第一单元ODT区块300A及第一单元终端电阻器区块400A相同的电路结构，且因此第一单元ODT区块300A及第一单元终端电阻器区块400A将作为示例性结构来描述。
该第一单元ODT区块300A包括第一反转器IV1至第七反转器IV7。该第一单元终端电阻器区块400A包括第一PMOS晶体管P1及第二PMOS晶体管P2、第一NMOS晶体管N1及第二NMOS晶体管N2及第一终端电阻器R1至第四终端电阻器R4。
第一反转器IV1至第三反转器IV3通过反转延迟该ODT使能信号ODT_EN，以输出该延迟信号至第一PMOS晶体管P1及第二PMOS晶体管P2的栅极。该第四反转器IV4至第七反转器IV7在不反转的情况下延迟该ODT使能信号ODT_EN，以输出该延迟信号至第一NMOS晶体管N1及第二NMOS晶体管N2的栅极。
第一PMOS晶体管P1及第一NMOS晶体管N1对应于图2中所示的多个开关SW1，且第二PMOS晶体管P2及第二NMOS晶体管N2对应于图2中所示的多个开关SW2。多个终端电阻器R1至R4对应于图2中所示的多个终端电阻器RTT。
当在预定时间后用逻辑电平‘高’启动该ODT使能信号时，第一单元ODT区块300A通过使用并联连接的多个开关SW1及SW2，有选择性地连接该多个终端电阻器RTT至电源电压端子VDDQ或接地电压端子VSSQ。因此，有可能控制ODT电路的终端阻抗。
在下文中，参看图2至图5，将描述用于控制ODT电路的终端阻抗的操作。
图6为描述图2中所示的ODT控制装置操作的时序图。
确定ODT电路的延时的数据与写入延时相关联。举例而言，在双倍数据速率3(DDR 3)内存装置中，ODT电路的延时被设定为等于附加延时信号AL与CAS延时信号CWL的总和的值。在该种状况下，该ODT启用延时被确定为通过自附加延时信号AL与CAS延时信号CWL的总和中减去1.5tCLK(时钟周期)，意即，(AL+CWL-1.5tCLK)的值。
通过使用特定延时信息(诸如附加延时及CAS延时)来控制ODT使能信号ODT_EN，以使得有可能有弹性地控制ODT电路的有效周期。
首先，在ODT控制信号ODT经由ODT引脚输入至ODT输入缓冲器110之后，该ODT输入缓冲器110执行ODT控制信号ODT的缓冲操作，以便输出第一中间控制信号ODT_L0至延时控制单元120。此时，ODT输入缓冲器110可依同步于芯片选择信号CS方式输出第一中间控制信号ODT_L0。
此后，延时控制单元120相继触发第一中间控制信号ODT_L0，以便依同步于内部时钟ICLK的方式输出所触发的信号至延时选择单元130。此时，通过基于内部时钟ICLK延迟第一中间控制信号ODT_L0，或通过使用移位寄存器或计数器，可控制延时。
该延时选择单元130基于由模式寄存器集(MRS)预设的附加延时信号AL，选择延时控制单元120的输出中的一个，以启动延时控制信号ODT_AL。若输入具有延时的ODT指令，则延时控制信号ODT_AL依同步于内部时钟ICLK的方式运作。
当启动自指令译码器260中输出的译码控制信号A5_1/2时，代码比较器250改变与内部时钟ICLK同步的第一计数控制信号A3，以便将内部指令处理至与输出时钟OCLK同步的第二计数控制信号A4中，以控制输出操作。当作为取样主时钟操作的内部时钟ICLK的域被变更成作为输出时钟OCLK操作的DLL时钟的域时，根据输入至起始值选择单元220的CAS延时信号CWL，调整内部计数器230的起始值，以使得可添加新的额外延时信息。
参看图6，根据CAS延时信号CAS延时信号CWL调整内部计数器230的起始值。
详细地，若设定内部计数器230的起始值为“5”，则在自启动重设信号RE的预定时间后启动第二重设控制信号A1。因此，DLL计数器240启动第二计数控制信号A4，以依同步于输出时钟OCLK的方式输出该经启动的信号至代码比较器250。另外，当在自启动第二重设控制信号A1的预定时间后启动第一重设控制信号A0时，内部计数器230启动第一计数控制信号A3以依同步于内部时钟ICLK的方式输出经启动的信号至代码比较器250。此时，第一计数控制信号A3的起始码值为预设值“5”。与此同时，在启动ODT指令ODTCMD后，指令译码器260启动译码控制信号A5_1/2，以输出经启动的信号至代码比较器250。因此，在第一计数控制信号A3与第二计数控制信号A4的码值相同(意即，“8”)时，启动代码控制信号A6_1/2。从而，ODT使能信号产生单元270可基于该代码控制信号A6_1/2控制用以启动ODT使能信号ODT_EN的点。
同样地，若设定内部计数器230的起始值为“8”，则在自启动重设信号RE的预定时间后启动第二重设控制信号A1。因此，DLL计数器240启动第二计数控制信号A4，以依同步于输出时钟OCLK的方式输出该经启动的信号至代码比较器250。当在自启动第二重设控制信号A1的预定时间后启动第一重设控制信号A0时，内部计数器230启动第一计数控制信号A3，以依同步于内部时钟ICLK的方式输出经启动的信号至代码比较器250。此时，第一计数控制信号A3的起始码值为预设值“8”。在启动ODT指令ODTCMD后，指令译码器260启动译码控制信号A5_1/2，以输出经启动的信号至代码比较器250。因此，在第一计数控制信号A3与第二计数控制信号A4的码值相同(意即，“11”)时，启动代码控制信号A6_1/2。从而，ODT使能信号产生单元270可基于该代码控制信号A6_1/2控制用以启动ODT使能信号ODT_EN的点。
根据本发明的实施例，通过控制用以启动ODT使能信号ODT_EN的点可调整ODT区块300。
该ODT控制信号ODT用于操作ODT电路。在另一实施例中，有可能使用写入指令信号来操作ODT电路或使用读取指令信号来停止ODT电路操作。
如上文所描述，本发明的内部中断电阻(ODT)控制装置通过使用延时信息来确定ODT电路的有效周期。因此，有可能有弹性地控制ODT电路的终端阻抗。
本申请案含有与在2005年9月29日在韩国专利局申请的韩国专利申请案第2005-91520号相关的主题，该申请案的整体内容以引用的方式并入本文中。
尽管已参看特定实施例描述本发明，但本领域技术人员将易了解在不偏离在权利要求中界定的本发明的精神及范畴的情况下，可对其进行各种变化及修改。
权利要求
1.一种内部中断电阻(ODT)控制装置，其包含延时区块，其用于缓冲ODT控制信号，以通过基于第一延时信息选择多个中间控制信号中的一个来输出延时控制信号，该多个中间控制信号通过依同步于内部时钟的方式相继地延迟该经缓冲的ODT控制信号而产生；使能信号产生区块，其用于响应于该延时控制信号而比较第一控制信号与第二控制信号，由此基于该比较结果产生ODT使能信号；及ODT区块，其用于基于该ODT使能信号控制终端阻抗。
2.如权利要求1所述的ODT控制装置，其中该第一控制信号通过计数该内部时钟且使用第二延时信息作为起始值来产生。
3.如权利要求2所述的ODT控制装置，其中该第二控制信号通过计数外部频率来产生。
4.如权利要求3所述的ODT控制装置，其中该第一延时信息包括附加延时信号，其界定在读取或写入操作期间自加载读取指令或写入指令的时点至辨识其的时点所需的时钟数。
5.如权利要求3所述的ODT控制装置，其中该第一延时信息包括写入指令信号。
6.如权利要求3所述的ODT控制装置，其中该第一延时信息包括由模式寄存器集(MRS)预设的信号。
7.如权利要求3所述的ODT控制装置，其中该第二延时信息包括代表CAS信号的等待时间的列地址选通(CAS)延时信号。
8.如权利要求3所述的ODT控制装置，其中该第一控制信号及该第二控制信号中的每一个为二进制码。
9.一种内部中断电阻(ODT)控制装置，其包含耦接至ODT控制信号的延时缓冲器；耦接至该延时缓冲器的延时控制电路，该延时控制电路包含多个相继延迟的输出；耦接至该延时控制电路的这些输出及延时信息信号的延时选择电路，这些延时控制单元输出中的一个响应于延时信息信号而被选择为延时控制信号输出；耦接至第一控制信号及第二控制信号的使能信号产生电路，该使能信号产生电路的输出包含根据该延时控制信号产生的ODT使能信号输出；及耦接至该ODT使能信号输出的终端阻抗控制电路，其中响应于该ODT使能信号而控制终端阻抗。
10.如权利要求9所述的ODT控制装置，其中该延时控制电路包含至少一个D型触发器。
11.如权利要求9所述的ODT控制装置，其中该延时控制电路包含至少一个移位寄存器。
12.如权利要求9所述的ODT控制装置，其中该延时控制电路包含计数器。
13.如权利要求9所述的ODT控制装置，其中该延时选择电路包含复用器。
14.如权利要求9所述的ODT控制装置，其中该使能信号产生电路包含用于通过计数该内部时钟来输出该第一控制信号的内部计数器；用于通过计数该外部频率来输出该第二控制信号的延迟锁定回路(DLL)计数器；用于译码该延时控制信号以输出第三控制信号的指令译码器；用于响应于该第三控制信号而比较该第一控制信号与该第二控制信号以便输出代码控制信号的代码比较器；及用于基于该代码控制信号产生该ODT使能信号的ODT使能信号产生单元。
15.如权利要求14所述的ODT控制装置，其中该使能信号产生电路包含用于接收该第二延时信息以设定该内部计数器的该起始值的起始值选择单元。
16.如权利要求14所述的ODT控制装置，其中该使能信号产生单元包含重设产生单元，该重设产生单元用于基于输入的重设信号，产生至该内部计数器的第一重设控制信号及至该DLL计数器的第二重设控制信号。
17.如权利要求16所述的ODT控制装置，其中该第一重设控制信号通过使该第二重设控制信号延迟预定时间而产生。
18.如权利要求14所述的ODT控制装置，其中在启动该第三控制信号时，该代码比较器将该内部时钟的域转变为该外部频率的域。
19.如权利要求3所述的ODT控制装置，其中该ODT区块包含多个单元终端电阻器区块，每一单元终端电阻器区块包括多个开关及终端电阻器，该多个单元终端电阻器区块用于通过使用并联连接的这些开关有选择性地连接这些终端电阻器至电源电压端子或接地电压端子；及多个单元延迟区块，其用于延迟该ODT使能信号，以控制在每一单元终端电阻器区块中提供的该多个开关。
20.如权利要求19所述的ODT控制装置，其中该多个开关中的每一个包含多个PMOS晶体管及NMOS晶体管。
21.如权利要求20所述的ODT控制装置，其中该多个单元延迟区块中的每一个包含第一延迟单元，其用于延迟及反转该ODT使能信号，以输出该经延迟反转的ODT控制信号至该多个PMOS晶体管的栅极；及第二延迟单元，其用于延迟该ODT使能信号，以输出该经延迟的ODT控制信号至该多个NMOS晶体管的栅极。
22.如权利要求21所述的ODT控制装置，其中该第一延迟单元及该第二延迟单元中的每一个包含多个反转器。
全文摘要
本发明提供一种内部中断电阻(ODT)控制装置，该装置包括延时区块，其用于缓冲ODT控制信号，以通过基于第一延时信息，选择多个中间控制信号中的一个来输出延时控制信号，该多个中间控制信号通过依同步于内部时钟的方式相继地延迟该缓冲的ODT控制信号而产生；使能信号产生区块，其用于响应于该延时控制信号而比较第一控制信号与第二控制信号，由此基于该比较结果产生ODT使能信号；及ODT区块，其用于基于该ODT使能信号控制终端阻抗。
文档编号G11C11/4076GK1941197SQ20061013172
公开日2007年4月4日 申请日期2006年9月29日 优先权日2005年9月29日
发明者金敬勋 申请人:海力士半导体有限公司