专利名称：具有加速非充电路径的n型多米诺寄存器的制作方法
技术领域：
本发明涉及一种动态逻辑电路与寄存器功能，特别是涉及一种具有加速非放电路径的N-多米诺(domino)输出寄存器，用以记录复杂的逻辑电路的输出，以保障该逻辑电路速度与尺寸等重要需要。
背景技术：
在集成电路中(特别是具有同步管线(pipeline)结构的集成电路)需要非常多的寄存器。藉由使用寄存器逻辑电路可使装置与电路的输出维持一段时间，使得这些输出可以被其它装置或电路接收。在时钟系统中(例如管线微处理器)，既定管线级的输出是藉由寄存器锁存或维持一时钟周期，使得当既定管线级产生新的输出的同时，下一级输入电路可接收该输出。
传统是藉由复杂的逻辑估算电路(例如多个输入多任务器、多位编码器等)前后设置寄存器而维持输入至估算电路的值或是由估算电路所输出的值。一般来说，这些寄存器具有对应的建立时间(setup time)与保持时间(holdtime)的需求，以限制设置于前级(preceding stage)中的估算电路。再者，寄存器具有对应的数据至输出时间特性，以限制设置于下一级中的估算电路。寄存器的速度通常取决于数据至输出时间(即建立时间与时钟至输出时间的总和)。
在逻辑估算电路之前后设置传统寄存器电路使管线系统产生延迟，管线系统的累积效应(cumulative effect)明显的降低操作速度。值得注意的是，这些延迟来自数据至输出时间，为了确保寄存器的输出的稳定性，逻辑估算电路必须满足数据至输出时间。为了增加整体管线系统的速度，必须降低这些延迟以提供额外的时间至每一级。
在美国专利公开第2005/0127952A1号「非反相多米诺寄存器」中提出了上述问题。在现有技术中，非反相多米诺寄存器是结合逻辑估算函数与对应的寄存器，在维持稳定输出的情况下便可以达到较传统作法更快的时钟至输出时间。与传统反相多米诺寄存器的较慢的转变相比，此处所披露的根据时钟信号转换的非反相多米诺寄存器的输出信号的转变是非常快速的。传统非反相多米诺寄存器对应于逻辑电路的设定亦具有弹性，其中逻辑电路可以为N信道逻辑电路，P信道逻辑电路或是上述两者的组合。
在美国专利公开第2006/0038589A1号「P型多米诺寄存器」中披露了非反相多米诺寄存器的P信道版本。
当非反相寄存器根据数据输入而对预充电节点执行放电或是充电时，使得N信道版本与P信道版本的非反相多米诺寄存器的速度有明显的改善。当数据输入使得预充电节点未执行放电或是预放电节点未执行充电时，本发明期望降低N信道版本与P信道版本的非反相多米诺寄存器的时钟至输出时间。
因此，期望设计具有加速非放电路径的N型多米诺寄存器与P型多米诺寄存器，以提供传统非反相多米诺寄存器所具有的优点，并使多米诺级更具有弹性，此外还可适用于高漏电或高噪声的环境中。
发明内容
有鉴于此，本发明提供一种非反相多米诺寄存器，包括多米诺级、写入级、反相器、高电位维持器路径、低电位维持器路径以及输出级。多米诺级用以根据至少一输入数据信号与脉冲时钟信号估计逻辑函数，脉冲时钟信号较对称时钟信号落后，其中当对称时钟信号为低电位时，多米诺级将预充电节点预充电至高电位，当脉冲时钟信号进入高电位时，开启估计窗口，当执行估计时，将预充电节点拉至低电位，当无法执行估计时，将预充电节点维持于高电位。写入级耦接至多米诺级，当预充电节点进入低电位时，根据脉冲与对称时钟信号将第一初步输出节点拉至高电位，且当预充电节点与对称时钟信号为高电位时，根据脉冲与对称时钟信号将第一初步输出节点拉至低电位。反相器具有耦接至第一初步输出节点的输入端，以及耦接至第二初步输出节点的输出端。当高电位维持器路径被致能时，第一初步输出节点维持于高电位，其中当对称时钟信号与第二初步输出信号均为低电位时，高电位维持器路径被致能，反之被去能。当低电位维持器电路被致能时，第一初步输出节点维持于低电位，其中当第二初步输出节点与预充电节点均为高电位时，低电位维持器路径被致能，反之被去能。输出级用以根据预充电节点与第二初步输出节点的状态提供输出信号。
再者，本发明提供一种多米诺寄存器，包括估算电路、写入电路、反相器、维持器电路以及输出电路。估算电路用以于对称时钟信号为低电位时对第一节点执行预充电，并且于脉冲时钟信号进入高电位时估计逻辑函数，以控制第一节点的状态，其中脉冲时钟信号是由对称时钟信号而取得。写入电路耦接至第一节点，用以接收对称时钟信号，于第一节点为低电位时将第二节点驱动为高电位，当对称时钟信号进入高电位时，假如第一节点维持于高电位，第二节点被驱动为低电位。反相器具有耦接至第二节点的输入端，以及耦接至第三节点的输出端。维持器电路耦接至第二节点、第三节点以及写入电路，当第三节点与对称时钟信号均为低电位时，第二节点维持于高电位，当第三节点与第一节点均为高电位时，第二节点维持于低电位。输出电路用以根据第一与第三节点的状态提供输出信号。
再者，本发明提供一种暂存方法，适用于暂存逻辑函数并产生非反向输出，包括提供对称时钟信号以及脉冲时钟信号，脉冲时钟信号落后对称时钟信号；当对称时钟信号为低电位时，将第一节点预充电至高电位；当脉冲时钟信号进入高电位时估计逻辑函数，以控制第一节点的状态；当对称时钟信号进入高电位时通过第一节点的状态控制第二节点的状态；定义第三节点的状态为第二节点的状态的反向；当第一与第三节点均为高电位时致能低电位状态维持器路径，以将第二节点的状态维持于低电位，反之去能低电位状态维持器路径；当对称时钟信号与第三节点均为低电位时致能高电位状态维持器电路，以将第二节点的状态维持于高电位，反之去能高电位状态维持器电路；以及根据第一与第三节点的状态决定输出节点的状态。
图1是显示传统非反向N-多米诺寄存器的示意图。
图2是显示操作图1、3-4以及5的非反向N-多米诺寄存器的时序图。
图3为图1所示的寄存器的另一实施例的非反向N-多米诺寄存器的示意图。
图4是显示具有经过改善的储存级的另一非反向N多米诺寄存器的示意图。
图5是显示根据图4的寄存器的另一实施例所述的使用经过改善的储存级的非反向N-多米诺寄存器的示意图。
图6是显示依据具有最小维持时间时，操作图1、3-4、5中非反相N-多米诺寄存器的时序图。
图7是显示利用图1、3-4、5的电路作为N-多米诺锁存的实施例的时序图。
图8是显示根据本发明实施例所述的具有加速的非放电路径的非反相N-多米诺寄存器的示意图。
图9是显示操作图8的非反向N多米诺寄存器的时序图。
附图符号说明101、105、821、822～节点103～节点组107、111～中间输出节点PLSCLK～脉冲时钟信号109～弱维持电路113～输出节点403～与非门DATA～输入数据信号TOP～预充电信号Q～输出信号QI、QII～中间输出信号CLK～时钟信号VDD～电压源PH1CLK～本地时钟信号104、301、501～估算逻辑电路100、300、400、500、800～非反相N-多米诺寄存器109A、109B、401、823～反相器200、600、700、900～时序图P1、P2、P3、P4、P5、P6～P信道装置N2、N3、N4、N5、N6～N信道装置具体实施方式
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并结合附图详细说明如下。
实施例以下将介绍根据本发明所述的较佳实施例。必须说明的是，本发明提供了许多可应用的发明概念，所披露的特定实施例仅是说明实现以及使用本发明的特定方式，不可用以限制本发明的范围。
本发明提供用以提升逻辑电路的速度、尺寸以及稳定性的输出寄存器，对于估算逻辑来说，具有弹性的输出寄存器可使用于高漏电或高噪声的环境，且输出寄存器还可以针对特定数据输入状态而缩短时钟至输出时间。因而发展出一种非反向N-多米诺寄存器，非反向N-多米诺寄存器在维持输出稳定度的状态下比之前所提出的寄存器具有更快的数据至输出时间，对于估算逻辑来说，具有弹性的非反向N-多米诺寄存器可使用于高漏电或高噪声环境中。于接下来的图1至图9中将详细的说明本发明的实施例。由于管线结构必须藉由寄存器与动态逻辑电路将数据从一级传送至另一级，因此根据本发明实施例所述的非反向N-多米诺寄存器可明显的提升装置的操作速度。因此，在维持装置速度的状态下，通过将较快与较慢的装置设置于高漏电或高噪声工艺中可实现非反向N-多米诺寄存器。
图1显示根据美国专利公开第2005/0127952A1号中披露的技术所实现的非反向N-多米诺寄存器100。非反向N-多米诺寄存器100包括由P信道装置P1、N信道装置N2以及估算逻辑电路104的堆栈所构成的逻辑估算输入级或是多米诺级。装置P1与N2为耦接至堆栈中估算逻辑电路104两端的互补对。估算逻辑电路104可以如单一N信道装置一样简单或复杂到可用以估算任何逻辑函数。P1的源极耦接至电压源VDD，漏极耦接至节点105，用以提供预充电信号TOP。估算逻辑电路104耦接于节点105与N2的漏极之间，N2的源极耦接至接地点。时钟信号CLK通过节点101而提供至P1与N2的栅极。具有N个节点的节点组103提供N笔输入数据信号DATA至估算逻辑电路104，其中N为正整数。
紧接于非反向N-多米诺寄存器100的多米诺级后的是储存级。储存级包括装置P2、N3与N4以及弱维持电路(weak keeper circuit)109。在储存级中，装置P2、N3与N4可以被视为写入级，而弱维持电路109可以被视为维持级(keeper stage)。节点101耦接至N3的栅极且节点105耦接至P2与N4的栅极。P2的源极耦接至VDD，漏极耦接至第一中间输出节点107，用以提供第一中间输出信号QII。节点107耦接至N3的漏极、反相器109A的输入端以及反相器109B的输出端。反相器109A的输出耦接至第二中间输出节点111，用以提供耦接至反相器109B的输入端的第二中间输出信号QI。交互耦接于节点107与111之间的反相器109A与109B共同形成弱维持电路109。N3的源极耦接至N4的漏极，N4的源极耦接至接地点。
紧接于非反向N-多米诺寄存器100的储存级后的是额外输出级。额外输出级包括P信道装置P3与P4以及N信道装置N5与N6。节点105耦接至P5与N6的栅极，且节点111耦接至P3与N5的栅极。P3与P4的源极耦接至VDD且P3与P4的漏极共同耦接于输出节点113，以提供输出信号Q。输出节点113耦接至N5的漏极，N5的源极耦接至N6的漏极，N6的源极耦接至接地点。一般来说，P信道装置通常作为拉高装置且N信道装置通常作为拉低装置。
图2显示操作非反向N-多米诺寄存器100的时序图200，其中CLK、DATAN、TOP、QII、QI与Q信号沿着时间轴而绘制。为了清楚表示，仅估计相对传输时间并且忽略延迟。DATAN信号显示为单一信号，用以表示N个DATA信号的集合。当数据信号的共同状态(collective state)使估算逻辑电路104开始执行估计时，DATAN信号被设定为高电位，因而将预充电信号TOP拉至低电位；而当估算逻辑电路104无法执行估计时，DATAN信号被设定为高电位并且使预充电信号TOP维持于高电位状态。因此，当估算逻辑电路104执行估计时，信号TOP从预充电的高电位状态转变为低电位状态。当估算逻辑电路104无法执行估计时，TOP信号维持在预充电的高电位状态。由于估算逻辑电路104无法执行估计而使得TOP信号维持在预充电高逻辑电位时，又叫做非放电事件。
因此，于时间T0，当CLK信号初始为低电位、N2不导通且P1导通时，多米诺级将TOP信号预充电至高电位。预充电至高电位的TOP信号于CLK的上升缘通过估算逻辑电路104对DATAN信号执行估计，其中DATAN信号初始为高电位。预充电信号TOP导通N4与N6。QII信号藉由维持电路109而维持于现有的状态(初始为低逻辑状态)。初始为高电位的QI信号导通N5，使得输出信号Q藉由N5与N6装置而被拉至低电位。
于时间T1，CLK信号为高电位，由于DATAN信号为高电位，使得TOP信号被放电至低逻辑电位。必须注意的是，N2被导通且估算逻辑电路104藉由N2而将TOP信号拉低至接地点。QII信号通过P2被拉至高电位且输出信号Q通过P4被至拉高电位。QII与Q信号同时于时间T1时被拉至高电位，且QI信号通过反相器109A而被拉至低电位。位于维持电路109的输出端的QI信号的反向状态是驱动装置P3与N5。当QI为高电位状态时，P3不导通且N5导通；而当QI为低电位状态时，P3导通且N5不导通。于时间T2，当CLK信号进入低电位时，TOP信号将再次被预充电至高电位状态。由于P2与N3不导通，因此节点107并不会被驱动至任何状态。QII与QI信号的状态维持不变，然而，通过操作维持电路109将使得在接下来的半个CLK周期中，Q与QII信号维持在高电位状态且QI信号维持在低电位状态。
于时间T3，DATAN信号进入低电位状态，而CLK信号仍维持于低电位状态。于时间T4，CLK信号再次被设定为高电位状态，而DATAN信号维持于低电位状态。当估算逻辑电路104无法执行估计时，TOP信号维持于高电位状态(即非放电)，而DATAN信号维持于低电位，CLK维持于高电位。CLK与TOP信号分别导通装置N3与N4，使得QII信号于时间T4时被设定为低电位，而QI信号通过反相器109A而被拉至高电位。高电位的TOP信号使N6维持于导通状态。QI信号使N5导通且P3不导通，使得Q信号通过N5与N6而被拉至低电位。于时间T5，进入低电位状态的CLK信号再次将TOP信号拉至高电位。通过操作维持电路109，QII与QI信号的状态维持不变。由于QI与TOP分别使N5与N6维持于导通的状态，因此在接下来的CLK周期中，Q信号维持在低电位状态。
当估算逻辑电路104将TOP信号放电为低电位状态时，输出信号Q于CLK信号的上升缘快速的从低电位转变为高电位。装置N2与N4的延迟(即放电路径)将造成输出信号的传播延迟。当估算逻辑电路104无法执行估计时，在经过装置N3、N5与反相器109A(即非放电路径)的延迟后，输出信号Q于CLK信号的上升缘从高电位转换为低电位，而TOP信号维持于高电位状态。由于反相器109A不需要具有寄存器的尺寸或是执行寄存器的功能，因此通过相对较小的装置(具有较小的电容)可降低经过反相器109A的延迟。根据本发明另一实施例，通过以比例逻辑(ratioed logic)(即较大的P装置与较小的N装置)所实现的反相器109A可以降低延迟。本领域的技术人员均了解，非反向N-多米诺寄存器100的输出信号Q可根据CLK信号的转换而快速的转换。当需要非反向输出时，非反向N-多米诺寄存器100相较于传统技术可提供较佳的数据至输出速率。通过于非反向N-多米诺寄存器100的输出端设置反相器/寄存器(未图示)便可转换为反向N-多米诺寄存器。
本领域的技术人员均了解，图1的电路100中的估算逻辑电路104用以将TOP信号快速的从预充电高电位状态转换为低电位状态，本发明实施例的估算逻辑电路104通过成比例的P装置与N装置而实现。在此实施例中使用较强的N装置与较弱的P装置，因而造成较快速的操作。
美国专利公开第20040034681A1号披露了以与(AND)逻辑门与或(OR)逻辑门(未图标)作为估算逻辑电路104。考虑任何AND与OR逻辑电路的适当组合以及任何其它复杂的逻辑估算电路包括，例如多个输入多任务器、多位编码器等。在不影响非反向N-多米诺寄存器100的速度或功率限制的状态下，任何简单至复杂的估算逻辑单元均可以被估算逻辑电路104取代。本领域的技术人员均了解AND与OR逻辑电路仅用以作为估算电路104的实施例，估算电路104可以为任何复杂的逻辑估算电路。然而，由于反向N-多米诺寄存器100的限制将使得估算逻辑电路104不具弹性，其中反向N-多米诺寄存器100必须通过N信道逻辑而实现。在一些实施例中，N信道逻辑并不提供输入噪声边缘的最佳级。
图3所示的非反向N-多米诺寄存器300为图1所示的寄存器的另一实施例，非反向N-多米诺寄存器300亦于美国专利公开第2005/0127952A1号中所披露。除了逻辑估算输入级或多米诺级包括重新排序的P信道装置P1、N信道装置N2以及估算逻辑电路104的堆栈之外，非反向N-多米诺寄存器300大致与图1所示的非反向N-多米诺寄存器100相同，其中非反向N-多米诺寄存器100中的估算逻辑电路104在非反向N-多米诺寄存器300是由估算逻辑电路301取代。装置P1与N2为估算装置的互补对，装置P1与N2共同耦接至节点105以提供TOP信号。在此实施例中，N2的漏极耦接至节点105，源极耦接至估算逻辑电路301的顶端或上半部。估算逻辑电路301的底端或下半部耦接至接地点。在此实施例中，估算逻辑电路301设置于P1/N2堆栈的下方，而不是设置于P1与N2之间。图3的非反向N-多米诺寄存器300的操作大致与图1的非反向N-多米诺寄存器100的操作相同。再者图2的时序图亦适用于非反向N-多米诺寄存器300。
设定估算逻辑电路301的方法与设定估算逻辑电路104的方法相同。然而，本领域的技术人员均了解，估算逻辑电路301藉由互补式金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)实现(并不是通过N信道逻辑实现)，图2的时序图200亦适用于此实施例。很明显的，CMOS逻辑电路比N信道逻辑电路具有更佳的输入级噪声边缘(noise margin)，使得非反向N-多米诺寄存器300比在多米诺级中使用CMOS逻辑电路的非反向N-多米诺寄存器100具有更好的输入级噪声边缘。
当本发明实施于高漏电或是高噪声处理环境时(例如90奈米绝缘层覆硅(SOI)等)，非反向N-多米诺寄存器100与300均具有漏电效应。将电路的比例降低至90奈米时将会引发漏电。由于工艺缩小后通道长度较短，会产生较多的漏电。因此，为了将新的状态写入寄存器100或300其中之一的储存级的节点107，必须克服回授反相器中的弱装置(例如反相器109B中，用以转换至低电位状态的P信道装置以及用以转换至高电位状态的N信道装置)。为了克服装置必须牺牲速度与电流。再者，当实施于高漏电或是高噪声的环境中，为了维持目前漏电与噪声环境中输出节点的状态，回授反相器109B中必须设置更大的弱N装置与弱P装置。
值得注意的是，例如，当CLK为低电位时，储存节点107(信号QII)是与输入级隔开。只有维持回授反相器109B可驱动QII信号，回授反相器109B包括其内部的弱N装置与弱P装置(未图标)。然而，由于缩小工艺造成较大的漏电流，因此会有大量的漏电流流经P2与N3装置。如此一来，设置于反相器109B中的N装置与P装置必须够大才得以克服漏电流。例如，当QII信号为高电位时，漏电流经由N3与N4而流至接地点，使得设置于反相器109B中的P装置必须够大才可以提供足够的电流来克服漏电而使QII信号维持于高电位状态。在具有大漏电或大电流且装置不导通的环境中，需要较大的装置来将状态维持。当想要写入新的状态时，必须克服用以维持状态的大装置，因此使用较大的装置会使效能降低。为了补偿速度上的损失，储存级中必须设置较大的P2、N3与N4装置，以驱动新的状态来克服由维持回授反相器109B所维持的状态。然而，较大的装置相对的会占用集成电路中较多的面积。
图4显示另一非反向N多米诺寄存器400的示意图，其中非反向N多米诺寄存器400是使用经过改善的储存级与维持电路。非反向N多米诺寄存器400依序包括输入多米诺级、储存级以及输出级。多米诺级以及设置于寄存器400的储存级中的初始分部相同于寄存器100的设置方式。然而，寄存器400中经过修改的维持电路用以改善电路的效能而忽略克服装置以及降低成本(速度与电流)的需求。多米诺级包括P信道装置P1、N信道装置N2以及估算逻辑电路104的堆栈。如上所述，P1与N2装置为估算装置的互补对，耦接至设置于电压源VDD与接地点之间的估算逻辑电路104的两端。P1的源极耦接至VDD，漏极耦接至节点105，以提供TOP信号。估算逻辑电路104耦接于节点105与N2的漏极之间，N2的源极耦接至接地点。输入时钟信号CLK通过节点101提供至P1、N2与N3的栅极。节点组103提供N个输入数据信号DATA至估算逻辑电路104。如上所述，提供TOP信号的节点105耦接至装置P2与N4的栅极。储存级的初始部分大体与包括装置P2、N3与N4堆栈的写入级相同。P2的源极耦接至VDD，漏极耦接至节点107而产生第一中间输出信号QII。N3的漏极耦接至节点107，源极耦接至N4的漏极，N4的源极耦接至接地点。
非反向N多米诺寄存器400的储存级具有写入级以及维持级，其中写入级包括装置P3、P4与N5，而维持级包括装置P3、P4、N3以及反相器401。紧接于储存级后的是输出级，输出级包括具有两个输入的与非(NAND)门403。根据本发明实施例，P3的源极耦接至VDD，漏极耦接至P4的源极，P4的漏极于节点107处耦接至N5的源极。N5的源极耦接至N4的漏极，还耦接至N3的源极。用以提供CLK信号的节点101耦接至P4的栅极。用以提供QII信号的节点107耦接至反相器401的输入端，反相器401的输出端耦接至用以产生第二中间输出信号QI的节点111。节点111耦接至P3与N5的栅极，并且耦接至与非门403的一输入端。用以提供TOP信号的节点105耦接至与非门403的另一输入端，与非门403的输出端提供输出信号Q。
在这样的状态下，除了一些次要的差别之外，图2所示的时序图200亦适用于非反向多米诺寄存器400(时差与小延迟均被忽略)(例如，为了说明时序图200的功能而忽略经过反相器401与与非门403的延迟)。再者，假设QII信号初始为低电位并且即将要被设定为高电位。参照图2，于时间T0，CLK、Q以及QII信号初始为低电位且QI信号初始为高电位。由于CLK为低电位，P1被导通且TOP被预充电至高电位而将N4导通。由于QI与TOP均为高电位，因此位于与非门403的输出端的输出信号Q初始为低电位。由于CLK为低电位且Q为高电位，使得N5为导通、P3为不导通且P4为导通。因此，根据本发明实施例，N5与N4均为导通，以提供从节点107至接地点的低电位状态维持路径而将QII信号维持为低电位状态。当第二初步输出节点111与预充电节点105均为高电位时，低电位维持路径被致能；反之，低电位维持路径被去能。
于时间T1，当CLK信号的电位升高时，N2被导通而通过估算逻辑电路104开始估计DATA操作数(opeand)。如上所述，代表输入DATA操作数的DATAN信号初始为高电位状态，使得估算逻辑电路104将节点105耦接至N2的漏极，因而导致TOP信号经由N2而放电为低电位。于时间T1时(经过一小段与非门延迟后)，进入低电位的TOP信号导致与非门403设定Q为高电位。将TOP放电为低电位将使N4不导通，因而将由N5经过N4而至接地点的低电位维持路径去能。进入低电位的TOP信号将导通P2，使得QII信号于时间T1时被拉至高电位。当QII信号于时间T1进入高电位时，反相器301将QI信号拉至低电位，使得P3导通且P5不导通。当QI信号为低电位时将输出信号Q维持于低电位。
根据本发明实施例，当TOP信号进入低电位时，由于N4为不导通，因此通过N5的低电位维持路径被去能。由于N4为不导通，因此P2不需要克服N5而将QII信号拉至高电位。当QII信号为低电位且即将根据估计(将TOP拉至低电位)而被拉至高电位时，低电位维持路径被去能(因为N4不导通)，因此储存级中的写入级不需要克服维持装置。
于时间T2，当CLK进入低电位状态时，TOP将再次被预充电至高电位。同样，于时间T2，P4被导通，以提供从节点107经过P4与P3至VDD的高电位维持路径，因而使得QII信号维持于高电位状态。当预充电节点105与第二初步输出节点111均为低电位时，高电位维持路径被致能；反之，高电位维持路径被去能。因此，当TOP信号于时间T2进入高电位状态时，QII信号维持于高电位，并依序将QI信号维持于低电位，以维持输出信号Q的状态。TOP信号于时间T2时进入高电位，使得N4被导通，但由于QI信号为低电位、N5不导通，因而使低电位维持路径在接下来的周期里维持不导通或是被去能。
信号DATAN于时间T3进入低电位状态，且信号CLK接着于时间T4进入高电位状态(此时，信号DATAN仍为低电位状态)，使得估算逻辑电路104不会使TOP放电。因此，TOP于时间T4时仍维持于高电位，使得N4维持于导通状态。进入高电位的信号CLK会使P4不导通且使N3导通。由于P4不导通且N3与N4均导通，使得信号QII被拉至低电位，因此从节点107至VDD的高电位维持路径被去能。由于P4不导通，因此N3与N4不需要克服任何的装置(包括弱维持装置)即可将信号QII拉至低电位。当信号QII为高电位且即将根据估计失败(TOP维持在高电位)而被拉至低电位时，高电位维持路径被去能(由于P4不导通)，使得储存级中的写入级不需要克服维持装置。反相器401于时间T4根据进入低电位的信号QII将信号QI拉至高电位。由于QI与TOP均为高电位，与非门403于时间T4将Q拉至低电位。同样，进入高电位的QI导通N5并且使P3不导通，使得高电位维持路径被去能且经过N5与N4的低电位维持路径再度被致能。接下来，当CLK于时间T5进入低电位时，N3为不导通，但是由于N5与N4维持于导通状态，因此通过低电位维持路径可将信号QII维持于低电位。TOP与QI均维持于高电位，使得信号Q于剩下的CLK周期均维持于低电位。
图4所示的非反向N-多米诺寄存器400使用经过改善的技术来将弱维持回授装置去能，使得当写入新的状态时不需要克服维持装置内的强固装置(stron device)。因此，为了维持状态，需要较宽的装置P3与N5来克服漏电，但是当新的状态被写入储存节点107(QII信号)时，装置P3与N5被去能，因此速度不会受到影响。当写入QII信号的新的状态时，不需要克服回授维持电路，使得装置P2与N3可以为标准尺寸的装置。非反向多米诺寄存器400的维持电路仅于储存状态时被致能。值得注意的是，回授装置于维持状态时被致能，于写入新的状态时被去能。
图5显示另一非反向N-多米诺寄存器500的示意图。非反向N-多米诺寄存器500改善了寄存器400的维持级。除了包含P信道装置P1、N信道装置N2以及估算逻辑电路104的堆栈的逻辑估算输入级(或多米诺级)被重新排序且估算逻辑电路104被估算逻辑电路501取代之外，非反向N-多米诺寄存器500大致与非反向多米诺寄存器400相同。从寄存器400至寄存器500的改变是与寄存器100至寄存器300的改变相似。通过这样的方法，非反向N-多米诺寄存器500的估算逻辑电路501通过CMOS逻辑电路实现，而不是通过N信道逻辑电路。再次说明，图2所示的时序图亦适用于非反向N-多米诺寄存器500。如上所述，CMOS逻辑电路明显提供较N信道逻辑电路更好的输入级噪声边缘，使得于多米诺级中使用CMOS逻辑电路时，非反向N-多米诺寄存器500提供比非反向N多米诺寄存器400更好的输入级噪声边缘。
在不影响输出信号Q的稳定性的情况下，本发明实施例所述的非反向N-多米诺寄存器比传统技术具有更快的时钟至输出时间(clock-to-outputtime)。再者，除了需要克服强固的维持装置之外，还可将储存级改善为适用于高漏电环境中较小、较快速的装置。因此，非反向N-多米诺寄存器可使用于高漏电或高噪声工艺中(例如90奈米SOI等)，而不会因为漏电而导致效能下降。因此，缩放工艺可达到包括降低尺寸、电压、功率消耗等优点，而不会因为缩放工艺而造成效能下降。
值得注意的是，参照图2至图5，根据上述不同实施例所述的非反向N-多米诺寄存器的操作均具有数据维持时间的需求(节点101处的时钟信号CLK的工作周期的函数)。再者，于时钟信号CLK高电位的期间，节点103处的数据信号DATAN必须维持于期望的电位。当DATAN于CLK高电位期间改变状态时，状态的改变将传送至输出Q。本发明亦期望于非反向-多米诺寄存器中提供许多寄存器应用，以缩小数据信号DATAN对维持时间的需求。因此，在图6的实施例中将讨论用以缩小数据维持时间的脉冲时钟。
图6显示依据具有最小维持时间时，操作图1、3-4、5中非反相N-多米诺寄存器的时序图600。如同图2所示的时序图200，图6所示的时序图600说明沿着时间轴而绘制的信号CLK、DATAN、TOP、QII、QI以及Q。为了方便说明，估计相对的传递时间时可忽略延迟。DATAN信号为单一信号，代表N个DATA信号的集合。当数据信号的共同状态导致估算逻辑电路104执行估算时，DATAN信号被设定为高电位，因而将TOP信号拉至低电位；而当估算逻辑电路104无法执行估计时，DATAN信号被设定为低电位，使得TOP信号维持于高电位状态。于时间T0，当CLK信号初始为低电位，N2不导通且P1导通时，多米诺级将TOP信号预充电至高电位。于CLK信号的上升缘，被预充电至高电位的TOP信号可通过估算逻辑电路104对DATAN信号执行估计，其中DATAN信号初始为高电位。预充电TOP信号将N4与N6导通。QII维持于现有的状态(如图所示的初始低电位状态)并且通过维持电路109保持状态。初始为高电位的QI信号将N5导通，使得输出信号Q开始通过N5与N6装置被拉至低电位。
于时间T1，由于DATAN信号为高电位，因此CLK信号被拉至高电位，使得TOP信号放电至低电位，且DATAN信号的状态经由放电路径传递至输出Q。值得注意的是，TOP信号于N2被导通且估算逻辑电路104开始执行估计时通过N2被拉低至接地点。QII信号通过P2而拉至高电，且输出信号Q通过P4而拉至高电位。于时间T1，QII与Q信号约同时被拉至高电位，且QI信号通过反相器109A而拉至低电位。于维持电路109的输出端处的QI信号的反向状态可驱动装置P3与N5。当QI为高电位时，P3不导通且N5导通，且当QI为低电位时，P3导通且N5不导通。于时间T2，当CLK信号进入低电位状态时，TOP信号再次被预充电至高电位。P2与N3不导通，使得节点107不会被驱动至任何状态。然而，QII与QI信号的状态分别通过维持电路109的操作而保持不变，因此在CLK剩下的半个周期中，Q与QII信号维持于高电位且QI信号维持低电位。
DATAN信号于时间T3时进入低电位(此时CLK信号仍然为低电位)，而CLK信号于时间T4时被设定为高电位(此时DATAN信号为低电位)。当估算逻辑单元104无法执行估计时，TOP信号维持于高电位(此时CLK信号为高电位)，且DATAN信号的状态通过非充电路径而传递至输出Q。必须注意的是，CLK与TOP信号分别将装置N3与N4导通，因此于时间T4时，QII信号被设定为低电位，使得QI信号通过反相器109A被拉至高电位。高电位的TOP信号使N6维持于导通状态。QI信号导通N5并使P3不导通，使得Q信号通过N5与N6被拉至低电位。接下来，于时间T5，CLK信号进入低电位使得TOP信号再次被拉至高电位。QII与QI信号分别的状态通过维持电路109而保持不变。由于QI使N5维持导通且TOP信号使N6维持导通，因此在CLK剩下的周期里，Q信号维持于低电位。
当估算逻辑电路104执行估计而将TOP信号放电至低电位时，Q信号根据CLK信号的上升缘快速的从低电位转换为高电位。经过装置N2与P4的可忽略的延迟造成输出的转换时间(output transition)。当估算逻辑电路104无法执行估计而使TOP信号维持于高电位时，在经过装置N3、N5以及反相器109A的延迟后，Q信号根据CLK信号的上升缘从高电位转换为低电位。由于装置具有寄存器的功能，此装置的尺寸并未受到限制，如此一来，通过使用相对小的装置(具有较小的电容)可降低经过反相器109A的延迟量。本领域的技术人员均了解，非反向N-多米诺寄存器100、300、400与500的输出信号Q的状态是根据CLK信号的转换而快速的转换。当需要非反向输出时，非反向N-多米诺寄存器100、300、400与500较传统设计提供更快的数据至输出速度。通过于非反向N-多米诺寄存器100、300、400与500的输出端设置反相器/寄存器(未图示)即可转换为反向N-多米诺寄存器。
值得注意的是，图2的时序图200与图6的时序图600之间唯一的差异为图1、3-4、5的非反向N-多米诺寄存器100、300、400与500的节点103是各自耦接至脉冲时钟信号CLK，而不是耦接至对称的时钟信号CLK。因此，比起图2的实施例，数据信号DATAN所需要的维持时间明显的降低了。根据本发明实施例，脉冲时钟信号CLK的工作周期小于或等于百分之10。比较图2与图6的实施例，值得注意的是，图6中T1(从CLK进入高电位)至T3(当可改变DATAN的状态)的时间明显的小于图2中T1至T3的时间。根据本发明实施例所述的非反向N-多米诺寄存器的目的为缩小维持时间。
再者，值得注意的是，由于当CLK为高电位时，DATAN的状态允许被传送至输出Q，当节点101约耦接至对称之锁存时钟CLK且通过节点103接收锁存数据时，图1、3、4与5的设定可使用于N-多米诺锁存。锁存数据可通过对应于期望锁存功能的多米诺电路而提供。当图1、3-4与5的电路100、300、400与500作为N-多米诺锁存时，经过节点105至输出信号Q的加速放电路径可达到较佳的效能，因此允许设置更多与节点103串联的多米诺电路。图7显示N-多米诺锁存的实施例。
图7显示N-多米诺锁存实施例的时序图700。利用图1、3-4、5的电路100、300、400、500作为N-多米诺锁存，并将节点101耦接至对称的锁存时钟信号CLK。根据本发明实施例，锁存时钟信号CLK占工作周期的40～60％。值得注意的是，当CLK为高电位的时候，开启估计窗口而改变DATAN，而输出Q根据DATAN而改变。当CLK进入低电位时，DATAN的状态被锁存直到CLK回到高电位状态。因此，于时间T0，CLK为低电位且TOP被预充电。DATAN现有的状态(即于CLK进入低电位之前的状态)经由信号QII与QI而被锁存至输出Q。于时间T1，CLK进入高电位而开启窗口，在窗口中允许将DATAN的状态传递至输出Q。由于DATAN为低电位，输出Q维持于低电位。于时间T2，DATAN进入高电位，使得信号TOP进行放电，因此导通P2并使输出Q进入高电位。于时间T3，CLK回到低电位状态，关闭估计窗口并且锁存DATAN的状态，因此使Q在这段期间维持于高电位状态。DATAN亦于时间T3时回到低电位，反应前一个多米诺级的状态，其中多米诺级的输出耦接至节点803。，TOP于时间T3执行预充电，为了当CLK于时间T4进入高电位时的下一个估计窗口作准备。由于DATAN于时间T4为低电位，TOP并不会执行放电。因此于时间T4，N3与N4导通，将QII驱动为低电位并将QI驱动为高电位。由于QI与TOP于时间T4时均为高电位，因此Q被驱动为低电位。于时间T5，由于DATAN仍然为低电位(即前一个多米诺级没有执行估计)，TOP维持于高电位且输出Q维持于低电位。于时间T6，CLK回到低电位，当CLK为低电位期间，输出Q处被锁存于DATAN的状态。
本领域的技术人员均了解，在某些设定时，DATAN作为返回零(return-to-zero)信号群组，当CLK进入低电位时DATAN回到低逻辑电位。因此，将装置N2从N-多米诺锁存电路100、300、400、500中移除便可加快电路100、300、400、500的速度。当装置N2被移除时，这样的设定又叫做无足(footless)N-多米诺锁存。
当时钟信号CLK进入高电位时，DATAN的状态通过放电路径或是非放电路径而传递至输出Q。值得注意的是，当时钟信号CLK进入高电位时，假如输出Q初始为低电位(即QI为高电位且QII为低电位)且DATAN为高电位，TOP通过N2与估算逻辑电路104、301、501进行放电，并且通过图1、3中的P4或是图4-5中的与非门403而传递至输出Q。然而，于CLK的上升缘，当Q初始为高电位(即QI为低电位且QII为高电位)且DATAN为低电位时，经过非放电路径具有较长的延迟。值得注意的是，非放电路径的延迟包括经过N3、反相器109A(图1、3)、401(图4、5)以及N5(图1、3)或与非门403(图4、5)的传播延迟(propagation delay)。非放电路径限定于某些状态，并于估算逻辑电路104、301、501无法使TOP执行放电时缩短时钟至输出时间。图8-9显示降低非放电路径的延迟的实施例。
图8显示根据本发明实施例所述的非反相N-多米诺寄存器800的示意图，非反相N-多米诺寄存器800具有加速的非放电路径。非反相N-多米诺寄存器800具有估计级，包括装置P1、N2与估算逻辑电路501的堆栈，其操作大体与图5的非反相N多米诺寄存器500的装置相同。脉冲时钟信号PLSCLK通过节点822提供至N2的栅极，且根据脉冲时钟信号PLSCLK所取得的本地时钟信号PH1CLK通过节点821提供至P1的栅极。本领域的技术人员均了解，根据本地时钟信号PH1CLK所取得的脉冲时钟信号PLSCLK通常是与动态逻辑电路(例如图8的寄存器800)共同使用。本地时钟信号PH1CLK为工作周期中的对称信号，而相较之的下，脉冲时钟信号PLSCLK具有相对较短的工作周期。再者，由于脉冲时钟信号PLSCLK是根据本地时钟信号PH1CLK而取得，因此比本地时钟信号PH1CLK多了约两个栅极延迟。根据本发明实施例的技术，本地时钟信号PH1CLK约被设定为高电位200微微秒(picosecond)，且脉冲时钟信号PLSCLK被设定为高电位一段根据设定允许N个输入数据的状态从前一个逻辑状态传播的时间。本发明实施例预期脉冲时钟信号PLSCLK维持于逻辑高电位状态40～70微微秒。再者，脉冲时钟信号PLSCLK比本地时钟信号PH1CLK延迟相当于用以产生脉冲时钟信号PLSCLK的逻辑电路所产生栅极延迟的数量。根据本发明实施例，延迟约为20微微秒。虽然这些实施例都是典型的例子，本发明亦预期其它的图8所示的非反向N-多米诺寄存器800的估算逻辑电路501是以CMOS逻辑电路实现，而不是以N信道逻辑电路实现，因此明显提供较佳的输入电位噪声边界。然而，值得注意的是，本发明亦包括设定估算级(或多米诺级)，其中N2与估算逻辑电路如图4的寄存器400般重新排序，且估算逻辑电路501以估算逻辑电路104取代。
根据图8的实施例，多米诺级包括信道装置P1、N信道装置N2以及估算逻辑电路501的堆栈。装置P1与N2为互补对，共同耦接于电压源VDD与估算逻辑电路501之间。P1的源极耦接至VDD，漏极耦接至节点105，用以提供预充电信号TOP。N2的漏极耦接至节点105，源极耦接至估算逻辑电路501。估算逻辑电路501耦接于N2的源极与接地点之间。如上所述，本地时钟信号PH1CLK通过节点821而提供至P1的栅极、亦提供至装置N3与P4的栅极。一组N个节点103提供N个输入数据信号DATA至估算逻辑电路501。如上所述，用以提供TOP信号的节点105耦接至装置P2与N4的栅极。储存级的初始部分与上述包括装置P2、N3与N4的堆栈大体相同。P2的源极耦接至VDD，漏极耦接至节点107，用以产生第一中间输出信号QII。N3的漏极耦接至节点107，源极耦接至N4的漏极。N4的源极耦接至接地点。
非反向N多米诺寄存器800的储存级具有写入级以及维持级。写入级包括装置P2、N3与N4，而维持级包括装置P3、P4、N5与反相器401。设置于输出级之后的储存级包括两个输入与非门403。根据本发明实施例，P3的源极耦接至VDD，漏极耦接至P4的源极，P4的漏极于节点107处耦接至N5的漏极。N5的源极耦接至N4的漏极，还耦接至N3的源极。用以提供本地时钟信号PH1CLK的节点821耦接至P4的栅极。用以产生QII信号的节点107耦接至反相器401的输入端，反相器401的输出端耦接至用以产生第二中间输出信号QI的节点111。节点111耦接至P3与N5的栅极，并且耦接至与非门403的一输入端。用以提供TOP信号的节点105耦接至与非门403的另一输入端，并于与非门403的输出端提供输出信号Q。
预充电节点105同时耦接至低电位维持电路，包括装置N6与反相器823。节点105耦接至反相器823的输入端以及N6的漏极。反相器823的输出端耦接至N6的栅极。从PLSCLK进入低电位到PH1CLK进入低电位的期间需要低电位维持器。预充电节点105同时耦接至高电位维持器电路，包括装置P5与P6。节点105耦接至P6的漏极，P6的源极耦接至P5的漏极。P5的源极耦接至VDD。反相器823的输出端耦接至P5的栅极。当PLSCLK为低电位时，脉冲时钟信号PLSCLK耦接至P6的栅极并因而致能高电位维持器电路。
图9显示操作图8的非反向N多米诺寄存器800的时序图。如同图2与图6的时序图200与600，图8的时序图800描绘DATAN、TOP、QII、QI与Q与时间的关系。再者，图8的时序图800亦显示本地时钟信号PH1CLK与脉冲时钟信号PLSCLK与时间的关系。为了清楚的说明，除了从PH1CLK进入高电位至PLSCLK进入高电位的延迟之外，估计相对传输时间可忽略延迟，以说明根据本发明实施例所述的非反向N-多米诺寄存器800如何加速时钟至输出时间，在此实施例中，预充电节点TOP并没有执行放电(即非放电路径)。所示的DATAN信号为单一信号，表示N个DATA信号的集合。当数据信号DATA的集合的状态导致估算逻辑电路501执行估计时，所示的DATAN信号被设定为高电位，因而将TOP信号拉至低电位；而当估算逻辑电路501无法执行估计时，所示的DATAN信号被设定为低电位以将维持TOP于高电位。
于时间T0，当PH1CLK信号与PLSCLK信号初始为低电位时，N2不导通且P1导通，因此多米诺级将TOP信号预充电至高电位。再者，低电位的PLSCLK导通P6。由于TOP被预充电至高电位，反相器823的输出端被驱动为低电位，因而导通P5。由于P5与P6接导通，因此高电位维持器电路被致能，使得TOP信号不具有其它驱动器时仍可维持于高电位。于PLSCLK的上升缘，TOP信号被预充电至高电位，以准备通过估算逻辑电路501对DATAN信号执行估计，其中DATAN信号初始为高电位。预充电TOP信号导通N4并且使P2不导通。因此，QII信号保持于现有的状态(如图所示初始为低逻辑状态)并且通过维持器级维持于现有的状态。因此，QI信号为高电位而导通N5，使得输出信号Q通过与非门403被拉至低电位。
于时间T1，PH1CLK信号进入高电位，导通N3并使P4不导通。由于TOP为高电位且N4为导通，因此导通N3便可提供QII经由N3与N4至接地点的路径。由于QII现有的状态为低电位，因此此时的输出Q维持不变。
于时间T2，PLSCLK进入高电位而开启DATA的估计窗口，由于DATAN信号为高电位因此TOP信号被放电至低电位，且DATAN信号的状态通过放电路径而传递至输出Q。值得注意的是，N2被导通且估算逻辑电路104执行估计将TOP信号通过N2拉低至接地电位。与非门403检测状态并且将Q驱动至高电位。同样的，QII信号通过P2被拉至高电位，P2通过反相器401将QI驱动至低电位，因而提供另一个低电位的输入至与非门，使得Q维持于高电位。低电位的QI导通P3并且使P5为不导通，当PH1CLK回到低电位时可设定QI的状态。同样，反相器823的输出端被驱动至高电位以导通低电位维持器N6，并且当不具有任何驱动器时使TOP维持于低电位。
于时间T3，当PLSCLK信号进入低电位时，由于N2不导通使得估计窗口被关闭。通过这样的方法，PLSCLK信号的长度设定输入数据DATA所需要的维持时间。此时，低电位维持器N6使TOP维持于低电位，直到PH1CLK进入低电位。
PH1CLK于时间T4时进入低电位，使得TOP信号再次被预充电至高电位。P2与N3不导通，使得节点107不会被驱动至任何状态。因此，QII与QI信号分别的状态保持不变，使得于PHCLK剩下的半个周期内，Q与QII信号维持于高电位，且QI信号维持于低电位。
如图所示，DATAN信号于时间T4进入高电位，而PH1CLK信号仍为低电位。PH1CLK信号于时间T5时被设定为高电位，而DATAN信号为低电位。接下来的实施例以本地时钟信号PH1CLK作为非放电路径的时钟，但估计窗口通过所取得的脉冲时钟信号PLSCLK而被致能，如于时间T5，Q初始为高电位且DATAN为低电位。当PH1CLK于时间T5进入高电位时开始对非放电路径执行加速，而不需等待脉冲时钟信号PLSCLK通过导通N2而开启估计窗口。如此一来N3被导通，且由于TOP进入高电位、QII被驱动为低电位且QI进入高电位而导通N4。由于TOP与QI均为高电位，当PLSCLK于时间T6进入高电位之前，与非门403提供低电位至Q。因此，当通过非放电路径传播DATA时，在通过所取得的脉冲时钟PLSCLK开启估计窗口之前，由于N3与P4以PH1CLK为时钟，因此会加快时钟至输出时间。
于时间T6，PLSCLK进入高电位导通N2且使P6不导通。由于DATA为低电位，TOP不会被放电，且由于QII已经为低电位，因此输出Q维持不变。本领域的技术人员均了解，当DATA于时间T6为高电位而不是低电位时，于时间T5与T6之间可以看到较小的频率突变(low glitch)。
于时间T7，PLSCLK回到低电位使N2不导通并且DATA的估计窗口。通过图9的时序图900来总结本发明的实施例，值得注意的是，当Q被初始为高电位时(图9的时间T5)，用以将DATA的低电位状态传播至输出(实时钟至输出时间)的时间明显小于在其它实施例中所需要的时间。根据本发明较佳实施例所述的非反相N多米诺寄存器800用以于TOP不执行放电时加速时钟至输出时间。
根据本发明实施例所披露的具有非放电路径的非反相N-多米诺寄存器比传统技术中将输出Q从高电位转换至低电位快了至少两个栅极延迟。具有较小延迟的改善的设计有益于关键的时序路径。值得注意的是，在改善的设计中，非放电路径再也不是关键路径。由于非放电路径的时钟至输出延迟可能小于放电路径的时钟至输出延迟，因此期望对非放电路径减速以满足放电路径的延迟。通过缩小装置P2、N3、N4以及反相器401的尺寸便可以实现上述效果。如此一来便可节省整体的布局面积。根据本发明实施例所披露的改善的设计的另一向优点为由于对PLSCLK的宽度的需求减少了，因此对于维持输入的需求也减少了。此时，当PLSCLK为高电位时，仅需要够宽的PLSCLK便可将TOP放电路径中的TOP信号拉低。在非放电路径中，PLSCLK并没有扮演任何的角色。
本发明虽以较佳实施例披露如上，然其并非用以限定本发明的范围，本领域的技术人员在不脱离本发明的精神和范围的前提下可做若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。
本案要求下列的优先权于2006年6月19日提交的美国正式申请案11/424756号。
本申请与以下美国专利申请有关，其具有共同受让人以及共同发明人。
序号 提交日期发明名称10/640369 08/13/2003 NON-INVERTING DOMINOREGISTER11/023145 12/27/2004 NON-INVERTING DOMINOREGISTER11/251517 10/14/2005 N-DOMINO OUTPUT LATCH11/251399 10/14/2005 P-DOMINO OUTPUT LATCH11/424762 06/16/2006 P-DOMINO REGISTER WITHACCELERATED NON-CHARGE PATH11/251384 10/14/2005 P-DOMINO REGISTER11/463976 8/11/2006 ACCELERATED N-CHANNELDYNAMIC REGISTER11/463980 8/11/2006 ACCELERATED P-CHANNELDYNAMIC REGISTER
权利要求
1.一种非反相多米诺寄存器，包括一多米诺级，用以根据至少一输入数据信号与一脉冲时钟信号估计一逻辑函数，上述脉冲时钟信号较一对称时钟信号落后，其中当上述对称时钟信号为低电位时，上述多米诺级将一预充电节点预充电至高电位，当上述脉冲时钟信号进入高电位时，开启一估计窗口，当执行估计时，将上述预充电节点拉至低电位，当无法执行估计时，将上述预充电节点维持于高电位；一写入级，耦接至上述多米诺级，当上述预充电节点进入低电位时，根据上述脉冲与对称时钟信号将一第一初步输出节点拉至高电位，且当上述预充电节点与对称时钟信号为高电位时，根据上述脉冲与对称时钟信号将上述第一初步输出节点拉至低电位；一反相器，具有一输入端，耦接至上述第一初步输出节点，以及一输出端，耦接至一第二初步输出节点；一低电位维持器路径，当被致能时，上述第一初步输出节点维持于低电位，其中当上述第二初步输出节点与上述预充电节点均为高电位时，上述低电位维持器路径被致能，反之被去能；一高电位维持器路径，当被致能时，上述第一初步输出节点维持于高电位，其中当上述对称时钟信号与第二初步输出信号均为低电位时，上述高电位维持器路径被致能，反之被去能；以及一输出级，用以根据上述预充电节点与上述第二初步输出节点的状态提供一输出信号。
2.如权利要求1所述的非反相多米诺寄存器，其中上述多米诺级包括一P信道装置，具有一栅极，用以接收上述对称时钟信号，以及一漏极与一源极，耦接于一源极电压与上述预充电节点之间；一N信道装置，具有一栅极，用以接收上述脉冲时钟信号，一漏极，耦接至上述预充电节点，以及一源极；以及一估算逻辑电路，耦接于接地点与上述N信道装置的源极之间。
3.如权利要求2所述的非反相多米诺寄存器，其中上述估算逻辑电路包括互补式金属氧化物半导体逻辑电路。
4.如权利要求1所述的非反相多米诺寄存器，其中上述写入级包括一第一P信道装置，具有一栅极，耦接至上述预充电节点，以及一漏极与一源极，耦接于一源极电压与上述第一初步输出节点之间；一第一N信道装置，具有一栅极，用以接收上述对称时钟信号，一漏极，耦接至上述第一初步输出节点，以及一源极；以及一第二N信道装置，具有一栅极，耦接至上述预充电节点，一漏极，耦接至上述第一N信道装置的源极，以及一源极，耦接至接地点。
5.如权利要求4所述的非反相多米诺寄存器，其中上述高电位维持器路径包括一第二P信道装置，具有一栅极，耦接至上述第二初步输出节点，一源极，耦接至上述源极电压，以及一漏极；以及一第三P信道装置，具有一栅极，用以接收上述对称时钟信号，以及一漏极与一源极，耦接于上述耦接于上述第二P信道装置的漏极与上述第一初步输出节点之间。
6.如权利要求5所述的非反相多米诺寄存器，其中上述低电位维持器路径包括上述第二N信道装置以及一第三N信道装置，上述第三N信道装置具有一栅极，耦接至上述第二初步输出节点，以及一漏极与一源极，耦接于上述第一初步输出节点与上述第二N信道装置的漏极之间。
7.如权利要求1所述的非反相多米诺寄存器，其中上述输出级包括一与非门。
8.如权利要求1所述的非反相多米诺寄存器，其中上述多米诺级、写入级、反相器、高电位与低电位维持器路径以及输出逻辑电路通过90奈米的绝缘层覆硅工艺所制造。
9.一种多米诺寄存器，包括一估算电路，用以于一对称时钟信号为低电位时对一第一节点执行预充电，并且于一脉冲时钟信号进入高电位时估计一逻辑函数，以控制上述第一节点的状态，其中上述脉冲时钟信号由上述对称时钟信号而取得；一写入电路，耦接至上述第一节点，用以接收上述对称时钟信号，于上述第一节点为低电位时将一第二节点驱动为高电位，当上述对称时钟信号进入高电位时，假如上述第一节点维持于高电位，上述第二节点被驱动为低电位；一反相器，具有一输入端，耦接至上述第二节点，以及一输出端，耦接至一第三节点；一维持器电路，耦接至上述第二节点、第三节点以及上述写入电路，当上述第三节点与对称时钟信号均为低电位时，上述第二节点维持于高电位，当上述第三节点与第一节点均为高电位时，上述第二节点维持于低电位；以及一输出电路，用以根据上述第一与第三节点的状态提供一输出信号。
10.如权利要求9所述的多米诺寄存器，其中上述估算电路包括一P信道装置，耦接至上述第一节点，用以接收上述对称时钟信号，当上述对称时钟信号为低电位时，将上述第一节点预充电至高电位；一N信道装置，耦接至上述第一节点，用以接收上述脉冲时钟信号；以及一逻辑电路，耦接于上述N信道装置与接地点之间，用以根据至少一输入数据信号估计上述逻辑函数；其中上述P信道装置与N信道装置共同致能上述逻辑电路，以于上述对称与脉冲时钟信号均为高电位时控制上述第一节点的状态。
11.如权利要求10所述的多米诺寄存器，其中上述估算逻辑电路包括互补式金属氧化物半导体逻辑电路。
12.如权利要求9所述的多米诺寄存器，其中上述写入电路包括一第一P信道装置，耦接至上述第一与第二节点，用以于上述第一节点进入低电位时，将上述第二节点拉至高电位；一第一N信道装置，耦接至上述第二节点，用以接收上述对称时钟信号；以及一第二N信道装置，耦接至上述第一N信道装置与上述第一节点；其中根据上述对称时钟信号进入高电位而使上述第一节点维持于高电位时，上述第一与第二N信道装置共同将上述第二节点拉至低电位。
13.如权利要求12所述的多米诺寄存器，其中上述维持器电路包括一第二与第三P信道装置，共同耦接至上述第二与第三节点，共同形成一高电位状态维持器路径，当上述第三节点与对称时钟信号均为低电位时致能上述高电位状态维持器路径，以将上述第二节点拉至高电位，反之上述高电位状态维持器路径被去能；以及一第三N信道装置，耦接至上述第二节点、第三节点以及上述N信道装置，其中上述第二与第三N信道装置共同形成一低电位状态维持器路径，当上述第一与第三节点均为高电位时致能上述低电位状态维持器路径，以将上述第二节点拉至低电位，反之上述低电位状态维持器路径被去能。
14.如权利要求9所述的多米诺寄存器，其中上述输出电路包括一与非门。
15.如权利要求9所述的多米诺寄存器，其中上述估算电路、写入电路、反相器、维持器电路以及输出逻辑电路通过90奈米的绝缘层覆硅工艺而整合。
16.一种暂存方法，适用于暂存一逻辑函数并产生一非反向输出，包括提供一对称时钟信号以及一脉冲时钟信号，上述脉冲时钟信号落后上述对称时钟信号；当上述对称时钟信号为低电位时，将一第一节点预充电至高电位；当上述脉冲时钟信号进入高电位时估计上述逻辑函数，以控制上述第一节点的状态；当上述对称时钟信号进入高电位时通过上述第一节点的状态控制一第二节点的状态；定义一第三节点的状态为上述第二节点的状态的反向；当上述第一与第三节点均为高电位时致能一低电位状态维持器路径，以将上述第二节点的状态维持于低电位，反之去能上述低电位状态维持器路径；当上述对称时钟信号与上述第三节点均为低电位时致能一高电位状态维持器电路，以将上述第二节点的状态维持于高电位，反之去能上述高电位状态维持器电路；以及根据上述第一与第三节点的状态决定一输出节点的状态。
17.如权利要求16所述的暂存方法，其中估计上述逻辑函数以控制上述第一节点的状态包括当上述逻辑函数执行估计时，将上述第一节点拉至低电位，以及当上述逻辑函数无法执行估计时，将上述第一节点维持于高电位。
18.如权利要求17所述的暂存方法，其中根据上述第一节点的状态控制上述第二节点的状态包括当上述第一节点被拉至低电位时，将上述第二节点拉至高电位，以及当上述对称时钟信号进入高电位时，假如上述第一节点维持于高电位，将上述第二节点拉至低电位。
19.如权利要求16所述的暂存方法，其中致能上述低电位状态维持器路径否则去能上述低电位状态维持器路径包括分别通过上述第一与第三节点来控制串接的第一与第二拉低装置。
20.如权利要求16所述的暂存方法，其中致能上述高电位状态维持器路径否则去能上述高电位状态维持器路径包括分别通过上述对称时钟信号以及第三节点来控制串接的第一与第二拉高装置。
21.如权利要求16所述的暂存方法，其中决定上述输出节点的状态包括通过反及函数合并上述第一与第三节点的状态。
全文摘要
一种N－多米诺寄存器，具有多米诺级、写入级、反相器、高电位维持器路径、低电位维持器路径以及输出级。多米诺级根据至少一输入数据信号与脉冲时钟信号估算一逻辑函数。脉冲时钟信号落后对称时钟信号。当对称时钟信号为低电位时，多米诺级将预充电节点预充电至高电位，当脉冲时钟信号进入高电位时，开启估计窗口，当多米诺级执行估计时，预充电节点被拉至低电位，当多米诺级无法执行估计时，将预充电节点维持于高电位。输出级根据预充电节点与第二初步输出节点的状态提供输出信号。
文档编号G11C11/34GK1964194SQ200610162530
公开日2007年5月16日 申请日期2006年11月27日 优先权日2006年6月16日
发明者伊姆兰·奎雷希, 雷蒙德·A·伯特伦 申请人:威盛电子股份有限公司