专利名称：具有稳健数据读出的存储器以及读出数据的方法
具有稳健数据读出的存储器以及读出数据的方法 技术领域
存储器也可以进一步包括第三和第四读出放大器、第二 逻辑门以及第二三态驱动器。第三读出放大器耦连到第三局部数据 线并且具有将指示所选存储单元的状态的信号提供到第三局部数据 线上的输出端子。第四读出放大器耦连到第四局部数据线并且具有 将指示所选存储单元的状态的信号提供到第四局部数据线上的输出 端子。第二逻辑门具有耦连到第三读出放大器的输出端子的第一输入端子，耦连到第四读出放大器的输出端子的第二输入端子，以及 输出端子。第二三态驱动器具有耦连到第二逻辑门的输出端子的数 据输入端子，用于接收第一控制信号的控制输入端子，以及耦连到 全局数据线的输出端子。
在基础操作中，存储器100执行常规行和列解码以选择 连接到差分位线对的存储单元。扇区110中的块112和114，以及扇 区140中的块142和144的每个中的字线响应解码行地址而激活。 激活的字线上的每个存储单元将与存储单元状态相对应的电压提供 到它连接到的差分位线对。扇区110中的块112和114，以及扇区 140中的块142和144的每个中的位线对然后响应解码列地址而耦连 到局部数据线对。存储器100的操作的该部分是常规的并且将不会 进一步描述。
注意在另一种实施方案中，局部数据线可以预先充电为 低而不是高。在该实施方案中，NAND门120和150将由OR门代 替。
组630和640与组620组织相同。与
图1的控制电路"GROUP-SEL，，的另外控制信号。为了在组级别执行选择，存储器 600包括具有P个输入端子的多路复用器650，包括连接到组620的 全局数据线629的输入端子，连接到组630的全局数据线的输入端 子，连接到组640的全局数据线的输入端子，用于接收信号 GROUP一SEL的控制输入端子，以及提供标记为"DouT"的另外输出 信号的输出端子。[0054通过使用上面关于图2-5描述的读出放大器方案，存储 器600可以在另外的维度中扩展。此外，每个维度具有任意大小。 因此，每个扇区具有连接到NAND门的M个相应输入并且限定第一 维度的M个块，N个扇区每个由相应三态驱动器连接到公共全局数 据线并且限定第二维度，以及P组扇区每个连接到P个输入的多路 复用器650的相应输入并且限定第三维度。因此存储器600包括 MxNxP块存储单元。[0055虽然已经在前面的详述中展示了至少一种实例实施方 案，应当理解存在多种变化。同样应当理解， 一种或多种实例实施 方案仅是实例，而不打算以任何方式限制本发明的范围、适用性或 构造。相反地，前面的详述将为本领域技术人员提供实现该一种或 多种实例实施方案的方便路线图。应当理解，可以在元件的功能和 排列方面做各种改变而不背离如在附加权利要求及其法律等价物中 陈述的本发明的范围。
权利要求
1.一种存储器，包括第一读出放大器，耦连到第一局部数据线，具有用于将指示所选存储单元的状态的信号提供到所述第一局部数据线上的输出端子；第二读出放大器，耦连到第二局部数据线，具有用于将指示所选存储单元的状态的信号提供到所述第二局部数据线上的输出端子；第一逻辑门，具有耦连到所述第一读出放大器的所述输出端子的第一输入端子、耦连到所述第二读出放大器的所述输出端子的第二输入端子、以及输出端子；第一三态驱动器，具有耦连到所述第一逻辑门的所述输出端子的数据输入端子、用于接收第一选择信号的控制输入端子、以及耦连到全局数据线的输出端子；以及锁存器，具有耦连到所述全局数据线的输入/输出端子。
2. 根据权利要求1的存储器，还包括分别预先充电所述第一和 第二局部数据线的第一和第二读出放大器预先充电电路。
3. 根据权利要求2的存储器，其中所述第一和第二读出放大器 预先充电电路分别将所述第一和第二局部数据线预先充电到逻辑高 电平，并且所述第一逻辑门包括NAND门。
4. 根据权利要求l的存储器，其中所述锁存器还具有用于接收 锁存信号的第 一控制输入端子。
5. 根据权利要求4的存储器，其中所述第一读出放大器还具有 用于接收第一使能信号的使能输入端子，并且所述第二读出放大器 还具有用于接收第二使能信号的使能输入端子，以及其中该存储器 还包括在存储器存取周期的第 一部分期间激活所述第 一和第二使能 信号的一个，以及在所述存储器存取周期的所述第一部分之后的所 述存储器存取周期的第二部分期间激活所述锁存信号的控制电路。
6. 根据权利要求5的存储器，其中所述锁存器还具有用于接收 预先充电信号的预先充电输入端子，其中所述控制电路在所述存储 器存取周期的所述第一部分之前的所述存储器存取周期的第三部分 期间激活所述预先充电信号。
7. 根据权利要求l的存储器，还包括第三读出放大器，耦连到第三局部数据线，具有用于将指示所 选存储单元的状态的信号提供到所述第三局部数据线上的输出端 子；第四读出放大器，耦连到第四局部数据线，具有用于将指示所 选存储单元的状态的信号提供到所述第四局部数据线上的输出端 子；第二逻辑门，具有耦连到所述第三读出放大器的所述输出端子 的第一输入端子、耦连到所述第四读出放大器的所述输出端子的第 二输入端子、以及输出端子；以及第二三态驱动器，具有耦连到所述第二逻辑门的所述输出端子 的数据输入端子、用于接收第一控制信号的控制输入端子、以及耦 连到所述全局数据线的输出端子。
8. —种存储器，包括 第一组扇区，包括多个扇区，每个扇区包括耦连到各自局部数据线的多个读 出放大器，每个读出放大器具有用于将指示所选存储单元的状态 的信号提供到相应局部数据线上的输出端子、以及逻辑门，逻辑 门具有耦连到所述多个读出放大器的相应输出端子的多个输入端 子、以及一个输出端子；多个三态驱动器，每个具有耦连到所述多个扇区中相应一 个的所述逻辑门的所述输出端子的数据输入端子、用于接收多个 选择信号中相应一个的控制输入端子、以及耦连到全局数据线的输出端子；以及锁存器，具有耦连到所述全局数据线的输入/输出端子。
9. 根据权利要求8的存储器，其中所述第一组扇区还包括预先 充电所述多个局部数据线的分别每一个的多个读出放大器预先充电 电路。
10. 根据权利要求8的存储器，其中每个读出放大器预先充电 电路将所述多个局部数据线的各个预先充电到逻辑高电平，并且所 述多个扇区的每个的所述第一逻辑门包括NAND门。
11. 根据权利要求8的存储器，其中所述锁存器还具有用于接 收锁存信号的控制输入端子。
12. 根据权利要求8的存储器，还包括至少一个另一组扇区，每个具有与所述第一组扇区基本上相同 的组织和相应的全局数据线；以及多路复用器，具有耦连到所述第一组扇区和所述至少一个另一 组扇区的相应全局数据线的多个输入端子、用于接收组选择信号的 控制输入端子、以及用于提供数据输出信号的输出端子。
13. —种读出存储器中数据的方法，包括步骤 在第一多个局部数据线的每个上输出电压，所述电压代表第一多个块的相应一个中所选存储单元的状态；使能第一多个读出放大器的一个，所述第一多个读出放大器的 每个耦连到所述第一多个局部数据线的分别每一个；使用第 一逻辑门检测所述第 一多个读出放大器中所述被使能的 一个是否正在驱动预先确定的逻辑电平；在全局数据线上驱动与所述第一逻辑门的输出相对应的电压；以及在所述全局数据线上锁存电压。
14. 根据权利要求13的方法，其中所述检测步骤包括步骤 使用NAND门检测所述第一多个读出放大器中所述被使能的一个是否正在驱动逻辑低。
15. 根据权利要求13的方法，其中所述驱动步骤包括步骤 响应第一扇区选择信号在所述全局数据线上选择性地驱动与所述第一逻辑门的输出相对应的所述电压。
16. 根据权利要求15的方法，还包括步骤 在第二多个局部数据线的每个上输出电压，所述电压代表第二多个块的相应一个中所选存储单元的状态；使能第二多个读出放大器的一个，所述第二多个读出放大器的 每个耦连到所述第二多个局部数据线的各个；使用第二逻辑门检测所述第二多个读出放大器中所述被使能的 一个是否正在驱动预先确定的逻辑电平；以及响应第二扇区选择信号在所述全局数据线上选择性地驱动与所 述第二逻辑门的输出相对应的电压。
17. 根据权利要求13的方法，还包括步骤 在所述使能步骤之前，将所述第一多个局部数据线的每个预先充电到预先确定的逻辑电平。
18. 根据权利要求17的方法，还包括步骤 将所述第一多个位线的每个预先充电到逻辑高；以及其中所述检测步骤包括步骤检测所述多个读出放大器中所述被使能的一个是否正在驱动逻辑低。
19. 根据权利要求17的方法，还包括步骤 在存储器存取周期的第 一部分期间执行所述预先充电步骤； 在所述第 一部分之后的所述存储器存取周期的第二部分期间执行所述使能步骤；以及在所述第二部分之后的所述存储器存取周期的第三部分期间执 行所述锁存步骤。
20. 根据权利要求13的方法，其中所述驱动步骤包括步骤 当包括所述第一多个块的扇区活动时，使用活动的三态驱动器在所述全局数据线上驱动与所述第一逻辑门的所述输出相对应的所 述电压。
全文摘要
一种存储器(100)，包括第一(116)和第二(118)读出放大器、第一逻辑门(120)、第一三态驱动器(130)以及锁存器(180)。第一读出放大器(116)耦连到第一局部数据线并且具有用于将指示所选存储单元的状态的信号提供到第一局部数据线上的输出端子。第二读出放大器(118)耦连到第二局部数据线并且具有用于将指示所选存储单元的状态的信号提供到第二局部数据线上的输出端子。第一三态驱动器(130)具有耦连到第一逻辑门(120)的输出端子的数据输入端子，用于接收第一选择信号的控制输入端子，以及耦连到全局数据线的输出端子。锁存器(180)具有耦连到全局数据线(170)的输入/输出端子。
文档编号G11C7/02GK101253570SQ200680031794
公开日2008年8月27日 申请日期2006年8月29日 优先权日2005年9月1日
发明者B·L·翰特尔, 张莎彦 申请人:飞思卡尔半导体公司