专利名称：具有清除操作的存储元件及其方法
技术领域：
一般来讲，本发明涉及半导体，并且尤其涉及存储信息的半导体 器件。
背景技术：
数据存储器件，例如静态随机存储器(SRAM)，可以在初始化、 加电操作或者在其它时间期间通过清除操作清除它们的存储元件的容 量。存储元件的一个已知实施方式是交叉连接反相器对，其中第一反 相器的输出端与第二反相器的输入端连接，第二反相器的输出端与第 一反相器的输入端连接。交叉连接反相器对具有两个数据存储节点。 第一数据存储节点位于第一反相器的输入端上，第二数据存储节点位 于第一反相器的输出端上。结果，数据位是以真值和互补的形式存储 的。通过将这两种形式的数据位中的一种强制为接地电势，数据位被 清除为零(或者一)位值。跨越一列存储元件设置一条清除线导线。
通过实施例对本发明进行说明，但是本发明不局限于附图，附图
中相同的附图标记表示相同的元件。
图1以方框图形式说明根据本发明的一种形式实现的存储器； 图2以示意形式说明根据本发明的一种形式的图1中存储器的存
储元件；
图3以方框图形式说明根据本发明的另一种形式实现的存储器； 图4以示意形式说明根据本发明的一种形式的图3中存储器的存 储元件；以及
图5以示意形式说明根据本发明的再一种形式的图3中存储器的 存储元件。本领域技术人员将理解图中的元件是为了简明清楚而示出的， 并且图中的元件不一定按比例绘制。例如，为了帮助提高对本发明实 施方案的理解，可以相对于其它元件对图中的一些元件的尺寸进行放大。
具体实施例方式
图1中示出的是具有根据本发明的一种形式的清除操作和清除电 路的存储器10。各种存储器都使用清除操作。通常当进行初始化或者 加电时使用清除操作。清除操作将清除存储器中的预定部分(即一些)， 或者不管是否已经预先对被选为清除的存储元件进行编程，都清除全 部存储元件。为了清除存储元件，将存储元件清除成保持零逻辑状态。 然而，应理解的是，此处使用的方法也可以清除到一逻辑状态。存储 器10具有被布置为(N+l)行和(M+l)列的各个存储元件(例如
存储元件18)的阵列12，其中N和M是整数。与阵列12连接的是行 逻辑电路14和列逻辑电路16。用于接收输入数据的多位输入数据路径 与列逻辑电路16连接。列逻辑电路16还具有用于提供输出数据的多 位输出数据路径。清除控制信号与列逻辑电路的控制输入端连接，用 于在进行清除操作时使能。在一种形式中，对于M列中的每一列来说， 阵列12具有两个沿着列长度方向布置的清除导线。这两个清除导线是 真值和互补清除导线。例如，在第 一 列0中，标记为CLEARQ和CLEARBo 的清除导线从列逻辑16开始，延伸通过第O列中的每个存储元件。同 样沿着列长度方向布置的两条位线导线分别被标记为BLo和BLBo，它 们是真值和互补形式的。对于第M列来说，这两条清除导线被标记为 CLEARm禾口 CLEARBm，并且4立线导线被标记为BLm禾口 BLBm。应当I里 解的是，(M+l)列中的每一个都可以包含两个清除导线，或者仅仅这 些列中的一部分是以在每一列中提供两个清除导线的方式来实现的。 行逻辑电路14接收输入地址。行逻辑电路14用于对输入的地址进行 解码，并且实现行驱动器功能以声明字线WL。至WLn中的預定一条。 当与存储元件阵列12中的一个存储元件交叉的字线和位线都被声明时，则选择该存储元件进行写入或者读取。依据是否使能了读取或者 写入操作，列逻辑16将从选定的存储器件中输出数据，或者将数据引 入到选定的存储元件中用于编程。响应于清除控制信号，进行存储器 IO的清除操作。可以同时清除阵列12的所有列。在另一种形式中，可
以分阶段进行阵列12的清除，或者仅清除阵列12中的部分存储元件。
应当注意，为了方便图示，并没有示出延伸通过该列的所有导线。特 别是，在第一列中仅仅示出了延伸通过各列的清除线，但是位线导线 也延伸通过整个列。
图2中示出的是图1中的存储元件18的一种形式。第一交叉连接 反相器20和第二交叉连接反相器30形成交叉连接反相器对，用于在 第一数据存储节点70处存储数据位，以及在第二数据存储节点60上 存储该数据位的互补。第一传输晶体管50具有与行逻辑电路14提供 的字线WL。连接的栅极。第一传输晶体管50的源极与位线BLq連接， 第一传输晶体管50的漏极在第一数据存储节点70处与第一交叉连接 反相器20的输出端连接。第二传输晶体管40具有与字线WL。连接的 栅极、与互补位线BLBo连接的源极以及在第二数据存储节点60处与 第一交叉连接反相器20的输入端连接的漏极。第一交叉连接反相器20 的输入端与第二数据存储节点60连接，第一交叉连接反相器20的输 出端于第一数据存储节点70连接。第二交叉反相器30的输入端与第 一数据存储节点70连接，第二交叉反相器30的输出端与第二数据存 储节点60连接。第一清除晶体管90具有与被标记为CLEAR。的第一 清除导线连接的栅极。第一清除晶体管90的源极与接地参考电压端子 连接，第一清除晶体管90的漏极与第一数据存储节点70连接。第二 清除晶体管80具有与被标记为CLEARBo的第二清除导线连接的栅极。 第二清除晶体管80的源极与被标记为VDD的电源电压端子连接。第二 清除晶体管80的漏极与第二数据存储节点60连接。在所示出的形式 中，晶体管40、 50和90为N沟道MOS或者NMOS晶体管，晶体管 80为P沟道MOS或者PMOS晶体管。在操作中，在行逻辑电路14和列逻辑电路16的控制下，通过声 明字线WLo来执行存储单元18的读取或者写入。对于读取操作来说， 位线BL。和BLBo已经被预充电到逻辑高状态。在第一数据存储节点 70和第二数据存储节点60处的预先存储的数据值确定预充电的逻辑高 状态是否保留在位线BL。和BLB。上。例如，如果第一数据存储节点 70存储逻辑低状态，那么位线BLo将借助于传输晶体管50的导通，充 电到逻辑低状态。位线BLO的逻辑低状态将被列逻辑16检测到，并且 存储元件18将被读为低逻辑状态。
对于写入操作来说，写入字线WU被置为高逻辑状态，并且被声 明。结果，传输晶体管40和50导通。由列逻辑电路16声明的互补位 线BU和BLBo传送将要被分别写入到数据存储节点70和60上的逻辑 低状态。
对于清除操作来说，响应于清除控制信号，通过列逻辑电路16的 逻辑高状态来声明信号CLEAR。。列逻辑电路16还产生施加给P沟道 清除晶体管80的栅极的互补清除信号。清除晶体管80和清除晶体管 卯变为导通。结果，数据存储节点70与接地参考电势连接。数据存储 节点60与电源电压Vdd連接。结果是将以逻辑零值对存储元件18进 行编程。
应当注意，这里公开的清除操作提供双终止方法，其中存储元件 18的每个存储节点与固定参考电势连接。这样，避免了多个存储节点 之一可能未被充分清除的可能性。在先前的清除操作实施方式中，清 除信号被施加到一个数据存储节点，并且清除的值必须被反映到互补 节点。然而，在使用低电压电源电压的实施方式中，清除操作导致不 确定的逻辑状态或者不正确的逻辑状态的可能性增加。而且，随着晶 体管尺寸的减少，晶体管尺寸和器件强度方面的更大变化性也将发生。
结果，在存储器中的成千存储元件的所有位中，晶体管强度比率的精 确性可能不足以避免在进行清除操作中的存储节点处的不确定逻辑状态。通过使用这里描述的清除方法来解决这些晶体管变化性问题。特
别是，清除晶体管80确保存储节点60响应于清除操作而处于明确的 高逻辑状态，同时清除晶体管90确保数据存储节点70而处于明确的 低逻辑状态。
图3中示出的是具有根据本发明的另一种形式的清除操作和清除 电路的存储器100。存储器100具有被布置成(N+l)行和(M+l)列 的各个存储元件(例如存储元件108)的阵列102，其中n和m是整数。 与阵列102连接的是行逻辑电路104和列逻辑电路106。用于接收输入 数据的多位输入数据途径与列逻辑电路106连接。列逻辑电路106也 具有用于提供输出数据的多位输出数据路径。清除控制信号与列逻辑 电路106的控制输入端连接，其在执行清除操作时使能。在一种形式 中，对于m列中的每一列来说，阵列102具有一根沿着列长度方向布 置的清除导线。例如，在第一列0中，清除导线CLEARo从列逻辑电 路106开始，延伸通过第0列中的每个存储元件。同样沿着列长度方 向布置的是三根位线导线，两根用于写入， 一根用于读取。写入位线 导线分别被标记为WBLo和WBLBo，它们是真值和互补形式。读取位 线导体被标记为RB"。对于第M列来说，清除导电被标记为CLEARm， 写入位线导线被标记为WBLm和WBLBm，读取位线导线被标记为 RLBM。应当理解，(M+l)列中的每一列都包含一根清除导线。在另 一种形式中，仅仅这些列中的一部分是以在每列中具有清除导线的形 式来实现的。行逻辑电路104对输入地址解码，并且实现行驱动器功 能，以声明字线WWL。至WWLN以及RWLo至RWLN中的预定的 一 个。 当与存储元件阵列102中的一个存储元件交叉的字线和位线都被声明 时，则选择该存储元件进行写入或者读取。依据读取或者写入操作是 否被使能，列逻辑电路106从选定的存储器件中输出数据，或者将数 据引入选定的存储元件中以进行编程。响应于清除控制信号，存储器 100的清除操作发生。可以同时清除阵列102中的所有列。在另一种形 式中，分阶段进行阵列102的清除，或者仅仅清除列102中的一部分 存储元件。在操作中，应当注意，存储器100相对于图1中的存储器1的主 要改动在于在阵列102的每列中实现单根清除线。例如，第一列使用
清除线CLEAR。。而且，还实现了每列三根位线。每列的两根位线专用 于写入操作，每列的一个单根位线专用于读取操作。相似地，对于行 逻辑电路104的行控制电路而言，存在相对于存储器10的一些变化。 具体来讲，在存储器100中实现了每行两根字线。对于每行来说，提 供了一根写入字线和一根读取字线。写入字线和读取字线延伸通过每
行的整个长度。用于每列的写入线、位线和清除导线的交互作用将在 下面结合存储元件的详细说明变得更加明白。
图4中示出的是图3中存储器100的存储元件108的一种形式。 提供第一交叉连接反相器120和第二交叉连接反相器130形式的交叉 连接反相器对。在第一数据存储节点170处，第一交叉连接反相器120 的输出端与第二交叉连接反相器130的输入端连接。在第二数据存储 节点160处，反相器130的输出端与反相器120的输入端连接。第一 传输晶体管150具有与第一数据存储节点170连接的源极，与来自行 逻辑电路104的字线WWL。连接的栅极，和与写入位线WBLo连接的 漏极。第二传输晶体管140具有与互补写入位线WBLBo连接的漏极， 与写入字线WWLo连接的栅极，和与反相器120的输入端连接的源极。 清除晶体管190具有与第一数据存储节点170连接的漏极，与清除线 或者清除导线连接的用于接收清除信号CLEARo的栅极，和与参考接 地端子连接的源极。清除晶体管180具有与电源电压端子连接的用于 接收电源电压Vdd的源扱，与反相器200的输出端连接的栅极，和与 第二数据存储节点160连接的漏极。反相器200具有与被标记为 CLEAR。的清除线连接的输入端。读取位线RBLc与晶体管220的漏极 连接。晶体管220的栅极与读取字线RWLo连接。晶体管220的源极 与晶体管230的漏极连接。晶体管230的栅极与反相器130的输入端 连接。晶体管230的源极与接地参考电压连接。晶体管220和晶体管 230组合起来构成读取端口 210。在所示出的形式中，晶体管140、 150、190、 220和230是N沟道MOS或者NMOS晶体管，清除晶体管180 是P沟道MOS或者PMOS晶体管。
对于读取操作，行逻辑电路104将读取字线RWLo声明为逻辑高 状态。作为响应，晶体管220变为导通。数据存储节点170处存储的 逻辑状态确定了晶体管230的导通状态。如果在数据存储节点170处 存储了逻辑高状态，则晶体管230导通。结果，响应于RWLo被声明 为逻辑高状态，读取位线RBL。接地并且处于低逻辑状态。如果在数据 存储节点170处存储了逻辑低状态，晶体管230为非导通。结果，读 取位线RBLQ保持为预充电或者逻辑高状态。串联形式连接的晶体管 220和230构成存储元件108的读取端口 210。因此，读取端口210允 许读取存储元件108存储的数据值。
对于写入操作来说，写入字线WWLO被置为高逻辑状态，并且被 声明。结果，传输晶体管140和150导通。互补字线WBL。和WBLBo 传送将要被分别写入到数据存储节点170和160上的逻辑状态。
对于清除操作来说，响应于清除控制信号，信号CLEARo被列逻 辑电路106声明为逻辑高状态。反相器200产生互补清除信号，该信 号被施加到P沟道清除晶体管180的栅极。清除晶体管180和清除晶 体管190变为导通。结果，数据存储节点170与接地参考电势连接。 数据存储节点160与电源电压Vdd逢接。结果是以逻辑零值对存储元 件108编程。值得注意的是，在由于设计约束条件而没有具体实现额 外的导线的那些设计中，使用每列一根导线来实现清除操作是有利的。
图5中示出的是可以在存储器IO或者存储器100中使用的存储元 件300的再一种形式。存储元件300具有反相器的交叉连接对。反相 器320具有与第一存储节点370连接的输出端。反相器320的输入端 与第二存储节点360连接。反相器330的输入端与第一存储节点370 连接。反相器330的输出端与第二存储节点360连接。第一传输晶体管350具有与位线BLo连接的源极，与来自行逻辑电路14的字线WLo 连接的栅极，和与第一存储节点370连接的漏极。第二传输晶体管340 具有与第二存储节点360连接的漏极，与字线WL。连接的栅极，和与 互补位线BLBo连接的漏极。第一清除晶体管390具有与第一存储节点 370连接的漏极，与清除信号CLEARo连接的栅极，和与接地参考电压 端子连接的源极。第二清除晶体管380具有与第二存储节点360连接 的漏极，与清除信号CLEARo连接的栅极，和与电源电压端子连接的 用于接收被标记为VDD的电压的源极。在所示出的形式中，晶体管340、 350、 380和3卯都是N沟道M0S晶体管。
在操作中，存储元件300的读取和写入类似于图2中的存储元件 18的读取和写入。对于清除操作来说，使用单根清除线。然而，采用 了两个清除晶体管， 一个与单个存储元件的每个数据存储节点相关联。 响应于图1的清除控制信号，CLEAR。线被列电路(未示出)声明。当 CLEARo线被声明为逻辑高状态时，导致清除晶体管380和390导通。 清除晶体管390使第一存储节点370与接地参考电压端子连接，以确 保稳定的逻辑零值被置于第一存储节点370上。清除晶体管380也导 通，并且将(VDD — N沟道清除晶体管380的阈值电压)置于第二存 储节点360上。该电压是稳定的高逻辑状态电压，并且确保在第一存 储节点370处将存储元件300清除为零逻辑状态值。
至此应当理解，已经提供了一种位于存储器阵列内部的具有精确 可靠清除机制的数据存储电路。在一种形式中，与两个清除晶体管一 起使用两根清除线。通过使用第一导电类型的第一清除晶体管以将第 一固定参考电势连接到第一数据存储节点，以及使用第二且相反导电 类型的第二清除晶体管以将第二固定参考电势连接到第二数据存储节 点，明确的电压被置于各数据存储节点上，从而确保将被存储的清除 值的准确性。通过进行双终止清除操作，执行了强健的高速可靠清除， 从而实现了能够在低操作电压(比如低于一伏特)下工作的高速存储 系统。因此，在没有增大存储元件的位单元面积的情况下，提供了强健且可靠的清除操作。
在前述说明中，已经参考具体实施方案对本发明进行了描述。然 而，本领域技术人员将理解可以作出各种改进和变化，而不会脱离 所附权利要求书提出的本发明的范围。例如，除了双极性和砷化镓等 MOS之外，这里描述的存储元件还可以以各种半导体技术来实现。该 电路可以在体硅中构建，或者可以被实现为覆盖有绝缘体，其被公知 为绝缘体上硅(SOI)。这里描述的存储元件方法适用于其中当不再供 电时丢失数据的任何类型易失性存储器。这里描述的电路和方法适用 于独立存储器设计、高速缓冲存储器设计、以及与数据处理器、数字 信号处理器、图形处理单元和微控制器以及其它类型的数据计算产品 结合使用的其它类型存储器电路。
在一种形式中己经提供了一种具有第一数据存储节点和第二数据 存储节点的存储元件。第一数据存储节点经由第一传输晶体管与位线 连接，第二数据存储节点经由第二传输晶体管与互补位线连接。清除 线经由第一清除晶体管与第一数据存储节点连接，用于在第一数据节 点上执行清除操作，互补清除线经由第二清除晶体管与第二数据存储 节点连接，用于在第二数据存储节点上进行清除操作。在一种形式中，
第一清除晶体管是NMOS晶体管，其中第二清除晶体管是PMOS晶体管。在另一种形式中，第一清除晶体管接地，第二清除晶体管与电压源连接。在再一种形式中，清除操作将第一数据存储节点设置成逻辑低状态，将第二数据存储节点设置成逻辑高状态。在另一种形式中， 读取端口与第一数据存储节点连接。在另一种形式中，如这里所述提供一种存储元件的NXM阵列，其中N和M均为整数。
还提供一种具有第一数据存储节点和第二数据存储节点的存储元 件。第一数据存储节点经由第一传输晶体管与位线连接，第二数据存 储节点经由第二传输晶体管与互补位线连接。清除线经由第一清除晶 体管与第一数据存储节点连接，用于在第一数据节点上进行清除操作，反相器与清除线连接以产生反相的清除线信号。反相的清除线信号与 第二清除晶体管连接，用于在第二数据存储节点上进行清除操作。第
一清除晶体管是NMOS晶体管，其中第二清除晶体管是PMOS晶体管。
在一种形式中，第一清除晶体管接地，第二清除晶体管与电压源连接。 在另一种形式中，执行清除操作，以将第一数据存储节点设置成逻辑 低状态，并且将第二数据存储节点设置成逻辑高状态。在另一种形式 中，将读取端口与第一数据存储节点连接。在另一种形式中，如这里
所述提供一种存储元件的NXM阵列，其中N和M均为整数。
在另一种形式中，提供一种具有第一数据存储节点和第二数据存 储节点的存储元件。第一数据存储节点经由第一传输晶体管与位线连 接，第二数据存储节点经由第二传输晶体管与互补位线连接。清除线 经由第一清除晶体管与第一数据存储节点连接，用于在第一数据存储 节点上进行清除操作。清除线经由第二清除晶体管与第二数据存储节 点连接，用于在第二清除晶体管上进行清除操作。在一种形式中，第 一清除晶体管是NMOS，第二清除晶体管是NMOS。在另一种形式中， 第一清除晶体管接地，第二清除晶体管与电压源连接。在另一种形式 中，执行清除操作，以将第一数据存储节点设置成逻辑低状态，并且 将第二数据存储节点设置成逻辑高状态。在又一种形式中，如这里描 述的提供一种存储元件的NXM阵列，其中N和M均为整数。
在另一种形式中提供一种具有第一数据存储节点和第二数据存储 节点的存储元件中的方法。第一数据存储节点经由第一传输晶体管与 位线连接，第二数据存储节点经由第二传输晶体管与互补位线连接。 第一清除晶体管与第一数据存储节点连接。第二清除晶体管与第二数 据存储节点连接。通过对第一清除晶体管和第二清除晶体管提供清除 信号，在第一数据存储节点和第二数据存储节点上进行清除操作。在 一种形式中，通过向第一清除晶体管提供逻辑高值作为清除信号以及 向第二清除晶体管提供逻辑低值作为清除信号，进行清除操作。在一 种形式中，第一清除晶体管是NMOS并且第二清除晶体管是PMOS。在另一种形式中，清除操作还包括向第一清除晶体管和第二清除晶体 管提供逻辑高值作为清除信号。在一种形式中，第一清除晶体管和第 二清除晶体管均为NMOS晶体管。
上文已经根据具体实施方案已经对益处、优点和问题的解决方案 进行了描述。然而，该益处、优点、问题的解决方案以及可以使任何 益处、优点或者解决方案出现或者变得更加显著的任何元素并不应被 视为任何或者所有权利要求的关键的、所需的或者必要的特征或者元 素。正如此处所使用的，术语"包括"、"包含"或其任何变形都意 图覆盖非排它性地包括，使得包括一列元素的过程、方法、物品或者 装置并不仅仅包括这些元素，而是还可以包括其它没有明确列出的、 或者这种过程、方法、物品或者装置所固有的元素。正如在此处使用
的，术语"a (—个)"或"an (—个)"是限定为一个或者多于一个。 正如在此处使用的，术语多个限定为两个或者多于两个。正如在此处 使用的，术语另一个至少限定为第二个或者更多。正如在此处使用的， 术语包括和/或具有限定为包括(即，开放式语言形式)。正如在此处 使用的，术语连接限定为连在一起，虽然不必是直接地或者不必机械 地。因此，说明书和附图被看作是说明性意义的而不是限制性意义， 并且所有这样的改进方案都被包括在本发明的范围之内。
权利要求
1.一种存储元件，包括第一数据存储节点和第二数据存储节点，其中第一数据存储节点经由第一传输晶体管与位线连接，并且其中第二数据存储节点经由第二传输晶体管与互补位线连接；以及经由第一清除晶体管与第一数据存储节点连接的用于在第一数据存储节点上执行清除操作的清除线，以及经由第二清除晶体管与第二数据存储节点连接的用于在第二数据存储节点上执行清除操作的互补清除线。
2. 根据权利要求1所述的存储元件，其中第一清除晶体管是 NMOS晶体管，并且其中第二清除晶体管是PMOS晶体管。
3. 根据权利要求l所述的存储元件，其中第一清除晶体管接地， 并且其中第二清除晶体管与电压源连接。
4. 根据权利要求l所述的存储元件，其中执行清除操作，以将第 一数据存储节点设置成逻辑低状态，并将第二数据存储节点设置成逻 辑高状态。
5. 根据权利要求所述1的存储元件，还包括与第一数据存储节点 连接的读取端口。
6. —种根据权利要求1所述的存储元件的NXM阵列，其中N和 M每一个均为整数。
7. —种存储元件，包括第一数据存储节点和第二数据存储节点，其中第一数据存储节点 经由第一传输晶体管与位线连接，并且其中第二数据存储节点经由第二传输晶体管与互补位线连接；以及经由第一清除晶体管与第一数据存储节点连接的用于在第一数据 存储节点上执行清除操作的清除线，以及与清除线连接的用于产生反 相的清除线信号的反相器，并且其中反相的清除线信号与第二清除晶 体管连接，用于在第二数据存储节点上执行清除操作。
8. 根据权利要求7所述的存储元件，其中第一清除晶体管是 NMOS晶体管，并且其中第二清除晶体管是PMOS晶体管。
9. 根据权利要求7所述的存储元件，其中第一清除晶体管接地， 并且其中第二清除晶体管与电压源连接。
10. 根据权利要求7所述的存储元件，其中执行清除操作，以将 第一数据存储节点设置成逻辑低状态，并将第二数据存储节点设置成 逻辑高状态。
11. 根据权利要求7所述的存储元件，还包括与第一数据存储节 点连接的读取端口。
12. —种根据权利要求7所述的存储元件的NXM阵列，其中N 和M每一个均为整数。
13. —种存储元件，包括第一数据存储节点和第二数据存储节点，其中第一数据存储节点 经由第一传输晶体管与位线连接，并且其中第二数据存储节点经由第 二传输晶体管与互补位线连接；以及经由第一清除晶体管与第一数据存储节点连接的用于在第一数据 存储节点上执行清除操作的清除线，并且所述清除线经由第二清除晶 体管与第二数据存储节点连接，用于在第二数据存储节点上执行清除 操作。
14. 根据权利要求13所述的存储元件，其中第一清除晶体管是NMOS晶体管，并且其中第二清除晶体管是NMOS晶体管。
15. 根据权利要求13所述的存储元件，其中第一清除晶体管接地， 并且其中第二清除晶体管与电压源连接。
16. 根据权利要求13的所述存储元件，其中执行清除操作，以将 第一数据存储节点设置成逻辑低状态，并且将第二数据存储节点设置 成逻辑高状态。
17. —种根据权利要求13所述的存储元件的NXM阵列，其中N和M每一个均为整数。
18. 根据权利要求13所述的存储元件，还包括与第一数据存储节 点连接的读取端口。
19. 一种存储元件中的方法，所述存储元件包括第一数据存储节 点和第二数据存储节点，其中第一数据存储节点经由第一传输晶体管 与位线连接，并且其中第二数据存储节点经由第二传输晶体管与互补 位线连接，所述方法包括将第一清除晶体管与第一数据存储节点连接； 将第二清除晶体管与第二数据存储节点连接；以及通过向第一清除晶体管和第二清除晶体管提供清除信号，在第一 数据存储节点和第二数据存储节点上执行清除操作。
20. 根据权利要求19所述的方法，其中执行清除操作还包括向第 一清除晶体管提供逻辑高值作为清除信号，并且向第二清除晶体管提 供逻辑低值作为清除信号。
21. 根据权利要求20所述的方法，其中第一清除晶体管是NMOS 晶体管并且其中第二清除晶体管是PMOS晶体管。
22. 根据权利要求19所述的方法，其中执行清除操作还包括向第 一清除晶体管和第二清除晶体管的每一个提供逻辑高值作为清除信号。
23. 根据权利要求22所述的方法，其中第一清除晶体管和第二清 除晶体管的每一个都是NMOS晶体管。
全文摘要
提供一种存储器件(18)以及该存储元件(18)中的方法，其中该存储元件具有第一数据存储节点(70)和第二数据存储节点(60)，并且其中第一数据存储节点通过第一传输晶体管(50)与位线连接，并且其中第二数据节点通过第二传输晶体管(40)与互补位线连接。该方法包括通过向与第一数据存储节点(70)连接的第一清除晶体管(90)和与第二数据存储节点(60)连接的第二清除晶体管(80)提供清除信号，从而对第一数据存储节点(70)和第二数据存储节点(80)进行清除操作。
文档编号G11C15/00GK101288130SQ200680031799
公开日2008年10月15日 申请日期2006年8月8日 优先权日2005年8月30日
发明者拉万德拉拉吉·拉马拉朱, 普拉桑特·U·肯卡雷 申请人:飞思卡尔半导体公司