专利名称：生成半导体器件所用测试电路的方法和装置的制作方法
技术领域：
本发明涉及用于生成测试电路的方法和装置，所述测试电路用于测试包括嵌入式半导体存储器的半导体集成电路中的半导体存储器，本发明还涉及具有由所述测试电路生成方法构造的测试电路的半导体集成电路。
背景技术：
最近，如同在日本公开专利文献(日本未审专利公布H11-260096)中所公开的，安装能够根据所加载的存储器进行自检的测试电路从而对加载到半导体集成电路的存储器进行测试的情况正在增加。一般来说，对于每个半导体集成电路来说，存储器的容量和类型不同，从而使得有必要根据加载到每个半导体集成电路中的存储器设计和安装测试电路。同时，如同文献(Logic Vision有限公司的“嵌入式存储器测试(EMT)”，<URLhttp://www.logicvision.com/Products/Silicon_Test/Memory/EMT_Datasheet.pdf>，(图1，图2))中所示，可以基于待加载存储器的信息，例如类型、结构和容量，自动生成测试电路。通过自由地使用这种技术，可以减少设计测试电路的步骤数目和设计项目。
至于由半导体集成电路所得到的系统，存在这种使用方式的情况，即不使用特定比特(未使用比特)或者总是输出固定值(“0”或“1”的设置值)。即使在这些情况下，传统的电路也会通过在针对所有比特将期望值设置为“0”和“1”的情况下进行测试而进行故障判断。
然而，当在正常情况下对半导体集成电路没有影响的比特中存在故障时，可能将其误判断为半导体集成电路本身的故障，尽管与操作没有本质联系。也就是说，如果对该比特进行测试，则其被判断为该比特中生成的故障。然而，该比特是启动所用的未使用比特，因此即使该比特存在故障，也对半导体集成电路的实际操作没有影响。然而，这种情况被误判断为半导体集成电路存在故障，这导致生产上恶化。
发明内容
因此，本发明的主要目的在于提供用于半导体集成电路半导体集成电路所用测试电路的方法和装置及其半导体集成电路，以便在即使良好产品也在传统技术中被判断为错误的情况下的测试中、在存在未使用比特或者存在从中输出“0”或“1”的固定值比特的测试中，避免误判并且改进生产。
为了解决上述问题，根据本发明，一种用于生成用于测试包括存储器的半导体集成电路的测试电路的方法。所述方法包括以下步骤第一步骤，用于获得包含存储器结构信息的存储器信息；第二步骤，用于获得故障判断比特信息，所述故障判断比特信息从存储器的所有输出比特中指定作为故障判断目标的判断目标比特；和第三步骤，用于参照所述存储器信息生成故障判断控制电路，所述故障判断控制电路通过仅仅使用在所述故障判断比特信息中指定的判断目标比特对所述存储器进行故障判断。
对应于以上测试电路生成方法的本发明的测试电路生成装置包括针对对应于该方法的每个步骤的执行装置。
优选地，在同一步骤中进行第二步骤和第三步骤，并且在同一步骤中进行第一步骤和第二步骤。
这里，存储器信息是诸如存储器类型、结构和容量的信息。例如，列的数目(列数目)、行的数目(行数目)以及每1比特输出数据的数据宽度。故障判断比特信息指定需要被设置为故障判断目标的故障判断目标比特。故障判断控制电路具有在预定条件满足时，例如在存在未使用比特时或者在存在任何时候都输出“0”或“1”的固定值比特时，消除故障判断目标的功能。只有故障判断比特信息中指定的判断目标比特才用来生成这样的故障判断控制电路。
一种半导体集成电路，其包括由以上测试电路生成方法生成的测试电路，所述半导体集成电路包括存储器；比较器，用于比较所述存储器中的每个比特的输出数据与该比特的期望值；和故障判断控制电路，用于基于在故障判断比特信息中被指定作为所述存储器的全部输出比特中的判断目标的比特对所述比较器得到的比较结果进行输出控制，所述故障判断比特信息用来指定作为故障判断目标的判断目标比特。针对这些结构，可以参照根据稍后描述的实施例的图5和图7。
如上所述，通过仅仅使用故障判断目标比特而生成的故障判断控制电路形成从故障判断目标中排除了在正常操作中不使用的比特的测试电路。结果是，可以消除由于未使用比特中的故障所引起的半导体集成电路错误。也就是说，对于即使是合格产品但由于未使用比特中检测到的故障而在传统技术中被误判为错误的半导体集成电路，也可以正确地将这样的电路处理为合格产品。因此，改进了生产。
进一步，存在这样的实施例，在方法的第三步骤中或者在用于生成上述半导体集成电路中测试电路的装置中，进一步生成用于存储故障判断比特信息的寄存器。对应于此的半导体集成电路进一步在前述结构中包括存储故障判断比特信息的寄存器。
在这种情况下，较之故障判断比特信息从外部获得的测试电路，通过生成用于存储故障判断比特信息的寄存器而获得的测试电路，能够在半导体集成电路频率规范的范围内进行快得多的操作。进一步，可以在设计半导体集成电路之后从外部将故障判断比特信息存储到寄存器。因此，可以通过改变故障判断比特信息而进行更加灵活的测试。
进一步，当故障判断比特信息不是在第二步骤中得到而是在第一步骤中得到时，在第三步骤中生成的故障判断控制电路为对应于判断目标比特的电路。在第一步骤中输入故障判断比特信息，从而使得在生成测试电路时故障目标比特是预先知道的。结果是，可以生成最优的故障判断控制电路，其仅仅将判断目标比特的信号作为目标。没必要在所有比特上都将该故障判断控制电路构造为目标。这样，简化了测试电路的结构，从而使得测试电路的面积减小，功耗降低。
附带地，存储地址所必需的比特数目通常小于存储数据所需的比特数目。也就是说，在地址方面存在未使用比特，并且可以省略针对这些未使用比特的测试。理由是，因为对所有比特进行测试不仅仅引起浪费还引起生产中的不必要恶化。
因此，存在这样的实施例，在上述第一步骤中输入故障判断比特信息的测试电路生成方法或者装置中，假设存储器基于由所述半导体集成电路实现的系统的地址映射存储存储器地址，基于由半导体集成电路所实现的系统中使用的地址映射而确定的故障判断比特信息，被用作第一步骤中的故障判断信息。
在这种情况下，可以有效地生成这样的测试电路，其通过基于地址映射确定作为故障判断目标的比特列，而将未使用比特排除在故障判断目标之外。
进一步，根据本发明的用于生成半导体集成电路所用测试电路的方法是，用于生成对包括存储器的半导体集成电路进行测试的测试电路的方法。该方法包括以下步骤第一步骤，用于获得包含所述存储器结构信息的存储器信息；第二步骤，用于获得固定值比特信息和固定值信息，所述固定值比特信息用来指定固定值比特，在该固定值比特处来自所述存储器的输出值为“0”或“1”的固定值，所述固定值信息用来指定作为所述固定值比特输出值的固定值；和第三步骤，用于参照所述存储器信息生成故障判断控制电路，其在所述固定值比特的期望值与所述固定值信息中指定的所述固定值一致的时候，进行故障判断。
对应于以上测试电路生成方法的本发明的测试电路生成装置包括针对对应于该方法的每个步骤的执行装置。
对应于以上测试电路生成方法的半导体集成电路包括存储器；比较器，用于分别比较所述存储器中的每个比特的输出数据与该比特的期望值；和故障判断控制电路，用于根据故障判断比特信息中的判断目标比特，选择性地让所述比较器输出的比较结果通过，所述故障判断比特信息指定作为故障判断目标的判断目标比特。
固定值比特信息中每个比特的值是指示该比特是否为固定值比特的值。对于这种结构，可以参照根据稍后描述的实施例的图10。
在类似这样的结构中，可以生成这样的测试电路，其从故障判断目标中消除作为在正常操作中总是输出“0”或“1”的特定比特的固定值比特。也就是说，即使在测试结果指示期望值为固定值的反相逻辑时其被判断为故障，对操作也没有任何影响，因为在正常操作下总是输出固定值。相应地，可以正确地将合格的半导体集成电路处理为合格产品，而该半导体集成电路在由传统技术生成的电路中被误判为次品。这样，改进了生产。
还存在这样的实施例，在所述第二步骤中，进一步获得故障判断比特信息，该故障判断比特信息从所述存储器的所有输出比特中指定作为故障判断目标的判断目标比特；和在所述第三步骤中，在固定值比特的期望值与固定值信息中指定的固定值一致并且故障判断比特信息中的判断目标比特为有效的时候，生成故障判断控制电路。
对应于这样的实施例的半导体集成电路包括存储器；比较器，用于分别比较所述存储器中的每个比特的输出数据与该比特的期望值；和故障判断控制电路，其中该故障判断控制电路包括
固定值门电路，用于分别比较固定值信息中的每个比特的固定值和该比特的期望值，所述固定值信息指定从存储器输出的被固定在“0”或“1”的固定值比特的输出值；固定值比特门电路，用于基于用来指定所述固定值比特的固定值比特信息中所指定的每比特值，控制所述固定值门电路的输出；和判断目标门电路，其用于基于所述固定值比特门电路的输出值和所述故障判断比特信息中的判断目标比特，控制由所述比较器获得的比较结果的输出。针对该结构，可以参照根据稍后描述的实施例的图10。
这样，可以基于未使用比特和特定比特而加倍地进行从故障判断目标中消除比特除。因此，可以进一步简化测试电路的结构，并且可以减小测试电路的面积并降低功耗。
还存在这样的实施例，在用于生成上述半导体集成电路所用测试电路的方法的第三步骤或者装置中，生成用于存储固定值比特信息和固定值信息的寄存器。
在这种情况下，较之通过从外部输入故障判断比特信息而进行测试的测试电路，通过生成用于存储固定值比特信息和固定值信息的存储器电路而获得的测试电路，能够在半导体集成电路频率规范的范围内进行快得多的操作。进一步，可以在设计半导体集成电路之后从外部将故障判断比特信息存储到寄存器。因此，可以通过改变故障判断比特信息而进行更加灵活的测试。
进一步，根据本发明的一种用于生成半导体集成电路所用测试电路的方法包括以下步骤第一步骤，用于获得包含存储器结构信息的存储器信息；第二步骤，用于获得固定值比特信息和固定值信息，所述固定值比特信息用来从所述存储器的所有输出比特中指定固定值比特，在该固定值比特处所述存储器的输出为“0”或“1”的固定值，所述固定值信息用来从存储器的全部输出比特中指定作为所述固定值比特的输出值的固定值；和第三步骤，用于参照所述存储器信息生成故障判断控制电路，其用于通过使用所述固定值比特信息和所述固定值信息，对所述存储器进行故障判断。对应于以上测试电路生成方法的本发明的测试电路生成装置包括针对对应于该方法的每个步骤的执行装置。
在与其对应的半导体集成电路中具有上述半导体集成电路的结构，其中对于这样的比特省略固定值门电路和固定值比特门电路的处理，该比特在所述固定值比特信息中的值和该比特在所述固定值信息中的固定值均为有效，并且相关比特的固定值被当作其输出数据。对于该结构，可以参照根据稍后描述的实施例的图11。
在这种情况下，当目标比特具有固定值“1”时，固定值比特门电路的输出与其期望值一致。这样，即使省略固定值门电路和固定值比特门电路，也对结果没有影响。通过像这样构造，可以在生成测试电路时优化(减少电路元件)故障判断控制电路。因此，可以期望电路面积和功耗的进一步降低。
进一步，在用于生成上述半导体集成电路中测试电路的方法或装置中，还存在这样的实施例，在第一步骤中，假设所述存储器基于系统的地址映射存储存储器地址，在所有可以存储于存储器中的存储器地址中，输入值在任何时候均为“0”或“1”的比特作为所述固定值比特。
在存储器这样存储存储器地址的情况下，可以从地址映射信息中区分出值总是“0”或“1”的比特的信息。因此，如同上述的情况，可以在地址被存储到存储器时容易地生成测试电路。
更加优选地，在第三步骤中生成一比较器，该比较器具有如下功能，即通过使用故障判断比特信息中的判断目标比特而仅仅比较判断目标比特的输出和判断目标比特的期望值。
在与其对应的具有上述结构的半导体集成电路中，与判断目标比特不对应的比特的输出数据被忽略输入到所述比较器，并且在对应于判断目标比特的比特处，省略对故障判断控制电路对比较器的输出控制。针对这种结构，可以参照根据稍后描述的实施例的图13。
通过以这种方式仅仅比较判断目标比特的输出，不仅可以省略没有操作必要的故障判断控制电路的结构，还可以省略没有操作必要的比较器的结构。因此，可以进一步减小电路面积降低功耗。
更加优选地，在所述第三步骤中，通过使用所述固定值比特信息中的所述固定值比特，可以生成一排除对固定值比特的输出值和固定值比特的期望值进行比较的比较器作为所述比较器。
在与其对应的具有上述结构的半导体集成电路中，对于这样的比特省略固定值门电路的处理和固定值比特门电路的处理，该比特在所述固定值比特信息中的值和该比特在所述固定值信息中的固定值均为有效，并且在该比特处所述比较器的处理被替换为由逻辑反相电路进行的处理。针对这样的结构，可以参照根据稍后描述的实施例的图14。
通过如上所述地进行构造，在固定值比特不进行期望值的比较，并且非一致性检测电路被替换为逻辑反相电路(反相器)。这样，可以实现电路面积和功耗的进一步减小。
根据本发明实施例，生成了将正常操作中未使用比特排除在故障判断目标之外的测试电路。这样，可以以正确的方式将合格的半导体集成电路处理为合格产品，而该半导体集成电路被由传统技术生成的测试电路误判为错误。这样，较之传统技术，可以改进半导体集成电路的生产。
进一步，可以生成这样的测试电路，当正常工作时输出的值可以被正确地输出时，该测试电路不会将在正常操作下总是输出“0”或“1”的特定比特判断为错误。这样，可以以正确的方式将合格的半导体集成电路处理为合格产品，而该半导体集成电路被由传统技术生成的测试电路误判为错误。这样，类似如上所述的情况，可以改进半导体集成电路的生产。
进一步，还可以对于未使用比特和特定比特省略由比较器进行的比较处理本身。因此，可以期望电路面积减小和功耗的减少。
根据本发明的用于生成半导体集成电路所用测试电路的方法，可以以加载到所述半导体集成电路的存储器的比特为单位，控制进行测试的必要性和非必要性。这样，可以有效地用来对半导体集成电路进行自检。特别地，可以尤其有效地用于例如处理器的带有高速缓存的电路，并且可以应用于对用来存储地址的标签部分和TLB(翻译后援缓冲器)进行测试。
本发明的其他目的将从以下对优选实施例的描述和所述权利要求而变得清晰。通过实施本发明，本领域技术人员将理解本发明存在其他优点。
图1是示出根据本发明第一实施例的用于生成半导体集成电路所用测试电路的方法的处理过程的流程图；图2是根据本发明第一实施例的被加载到半导体集成电路上的存储器的构成图；图3是示出根据本发明第一实施例的故障判断比特信息的示例的图示；图4是示出包括根据本发明第一实施例的测试电路的半导体集成电路的示意性结构的方框图；图5是示出包括由根据本发明第一实施例的测试电路生成方法生成的测试电路的半导体集成电路的结构的电路框图；图6是示出包括由根据本发明第二实施例的测试电路生成方法生成的测试电路的半导体集成电路的结构的方框图；图7是示出包括由根据本发明第三实施例的测试电路生成方法生成的测试电路的半导体集成电路的结构的方框图；图8示出根据本发明第四实施例的地址映射；图9是示出根据本发明第五实施例的固定值比特信息和固定值信息的示例的图示；图10是示出包括由根据本发明第五实施例的测试电路生成方法生成的测试电路的半导体集成电路的结构的第一方框图；图11是示出包括由根据本发明第五实施例的测试电路生成方法生成的测试电路的半导体集成电路的结构的第二方框图；图12示出根据本发明第六实施例的地址映射；
图13是示出包括由根据本发明第七实施例的测试电路生成方法生成的测试电路的半导体集成电路的结构的方框电路图；图14是示出包括由根据本发明第八实施例的测试电路生成方法生成的测试电路的半导体集成电路的结构的方框电路图；和图15是根据本发明第九实施例的用于半导体集成电路的测试电路生成装置的系统构成图。
具体实施例方式
以下，详细描述根据本发明的半导体集成电路中的测试电路生成方法以及所得到的半导体集成电路的实施例。存在特定的测试电路生成方法以适用于不同的存储器模式。
(第一实施例)图1是示出根据本发明第一实施例的生成半导体集成电路所用测试电路的方法的处理过程的流程图。本实施例的测试电路生成方法包括第一步骤ST1，用于输入存储器信息，即关于存储器构成和结构、测试方法等的信息；和第二步骤ST2，用于参考所述存储器信息进行测试电路(故障判断控制电路/比较器)的生成。
图2示出32比特输出的存储器1，作为加载到半导体集成电路上的存储器的示例。在图2中，附图标记1a是1比特的存储单元。“C”指示在1比特的输出中列的数目，在本示例中4列构成1比特的输出。“E”指示存储器1的比特宽度，称为入口。在本示例中，其被设置为128比特。组合为入口宽度E的一系列存储单元1a在竖直方向上按照N行排列以形成存储器1。
当生成对存储器1的数据请求时，由存储器索引S1选择的入口为读出目标。存储器1在输出部分具有一系列(在本示例中32个选择器)选择器2。针对读出目标入口的数据，根据选择信号S2选择一个4列的数据，并且从存储器1输出宽度为W的数据。在本示例中，数据宽度W为32比特。列号C、行号N以及数据宽度W在第一步骤ST1中作为示出存储器结构信息的存储器信息输入。另外，在测试存储器中的测试方案定义、测试过程等作为存储器信息输入。
进一步，在第二步骤ST2中，生成故障判断控制电路(图4和图5)，用于通过使用如图3所示的故障判断比特信息J1对存储器1进行故障判断。故障判断比特信息J1是与从存储器1输出的数据具有相同比特宽度的信息，并且在每个比特中存储“0”或者“1”。
图3示出在测试如图2所示32比特宽度存储器1中的判断目标比特的示例。在每个比特中定义的数值表示该比特是否为故障判断的目标比特。“1”表示该比特是故障判断的目标比特，“0”表示该比特不是故障判断的目标。也可以以相反的逻辑进行定义。
图4是示出包括由步骤ST2所生成的测试电路3的半导体集成电路10的结构的方框图。在图4中，附图标记4是比较器，而5是故障判断控制电路。测试电路3由比较器4和故障判断控制电路5构成。比较器4将来自存储器1的输出数据Sm与预定的期望值V1逐比特地进行比较。故障判断控制电路5从故障判断目标进行排除处理出非一致性判断数据Sc，所述Sc是比较器4所进行的比较的结果。当存在未使用比特这一预定条件被满足的时候，执行故障判断目标排除处理。
在第二步骤ST2中，首先，输入故障判断比特信息J1。故障判断比特信息J1是用于指定判断目标比特的信息，所述判断目标比特作为来自存储器1所有输出比特的故障判断目标。进一步，在第二步骤ST2中，参考第一步骤ST1中输入的诸如比特宽度的存储器信息，生成故障判断控制电路5。基于这样的假设构造故障判断控制电路5，即通过仅仅使用故障判断比特信息J1中的判断目标比特来进行存储器1的故障判断。
故障判断控制电路5具有以下功能。即，首先，比较器4进行存储器1的输出数据Sm和期望值V1之间的非一致性判断。比较器4向故障判断控制电路5输出指示判断结果的非一致性判断数据Sc。在非一致性判断数据Sc中，比特“1”指示非一致性，而比特“0”指示一致性。
如果电路以非一致性判断数据Sc本身输出，那么该电路与传统技术的电路相同。故障判断电路5具有以下功能从所有比特中排除那些在被认为是没有必要进行测试的非必要比特(未使用比特)处的非一致性判断数据Sc，从而排除在未使用比特处进行测试。
连同故障判断比特信息J1一起的判断目标比特信号S3和来自比较器4的非一致性判断数据Sc被输入到故障判断控制电路5。故障判断控制电路5生成并且输出非一致性判断信息Sc，其在非一致性判断信息Sc中仅仅指定故障判断比特信息J1中设置为“1”的比特，即非一致性判断信息Sc仅仅指定对应于判断目标比特的比特作为故障判断目标。故障判断比特信息J1指定需要被设置为故障判断目标的判断目标比特。在第二步骤ST2中生成具有上述功能的故障判断控制电路5。
连同故障判断比特信息J1一起的判断目标比特信息S3从半导体集成电路10外部输入到故障判断控制电路5。故障判断控制电路5基于来自比较器4的非一致性数据Sc和从外部输入的故障判断比特信息J1(包含在判断目标比特信号S3中)，通过排除未使用比特中的故障判断来进行故障判断。故障判断控制电路5接下来生成和输出结果，作为故障判断信号S4。
图5是示出比较器4和故障判断控制电路5A细节的电路框图。在图5中，附图标记V1指示比较处理中所用的期望值，并且在测试电路3内部生成期望值V1。比较器4使用非一致性检测电路4a对来自存储器1的输出数据Sm和期望值V1进行比较。比较器4向故障判断控制电路5A输出非一致性判断数据Sc，该数据在结果表示非一致性时为有效。这里，使用异或电路(ExOR)作为非一致性检测电路4a。
判断目标比特信号S3和来自比较器4的非一致性判断数据Sc被输入到故障判断控制电路5A。故障判断控制电路5A包括判断目标门电路5a和故障判断输出电路5b。在每个比特，判断目标门电路5a选择非一致性数据Sc，将包含在判断目标比特信号S3中的故障判断比特信息J1处理为通过控制信号。故障判断输出电路5b针对所有比特将判断目标门电路5a的输出整合，并且将其输出作为故障判断信号S4。这里使用AND电路(AND)作为判断目标电路5a，使用OR电路(OR)作为故障判断输出电路5b。假设构成比较器4的非一致性检测电路4a的比特数目为32比特，故障判断控制电路5A中的判断目标门电路5a也提供差不多32比特。
在故障判断比特信息J1中定义为“0”的比特处，由OR电路构造的判断目标门5a的输出在所有时间都为“0”。这样，可以从故障判断目标排除它。同时，在故障判断比特信息J1中定义为“1”的比特处，来自比较器4的非一致性判断数据Sc在故障判断门电路5a的输出时得到反映。因此，在这种情况下可以基于由比较器4获得的比较结果判断故障。这与以下事实无关，即由比较器4进行的对来自存储器1的输出数据Sm和期望值V1的比较结果在每个比特为“0”或者“1”。
即使在比较器4中非一致性检测电路4a进行非一致性检测，并且在非一致性判断数据Sc中找到指示为“1”的比特，但是如果基于故障判断信息J1＝“0”将该比特从故障判断目标排除，则来自非一致性电路4a的针对该比特的非一致性判断数据Sc也不会被采用。这样，可以减少误判的数目。
通过基于故障判断比特信息J1只比较判断目标比特，与在所有时间对所有比特进行比较来进行故障判断的传统技术的情况相比，可以降低由于故障判断目标之外的比特故障引起的半导体集成电路瑕疵数目。这样，可以改进生产。
比较器4和故障判断控制电路5A的结构不限于图5所示的电路结构。可以采用其他任意形式，只要其具有类似的功能。
如上所述，在根据本实施例的测试电路生成方法中，通过仅仅使用判断目标比特而生成的故障判断控制电路构造了这样一种测试电路，该测试电路不会将在正常操作中未使用的比特判断为故障。结果是，可以消除由于未使用比特处的故障引起的半导体集成电路错误。也就是说，对于那些尽管是合格产品但是由于在未使用比特处的故障而被传统技术误判为次品的半导体集成电路，可以将这种电路正确地处理为合格品。这样，可以改进生产。
(第二实施例)图6是示出包括由根据本发明第二实施例的测试电路生成方法生成的测试电路3的半导体集成电路的结构的方框图。在图6中，与图4所示的第一实施例中相同的附图标记指示相同的结构元件。
根据第二实施例的用于半导体集成电路的测试电路生成方法基于第一实施例，其中在第二步骤ST2中生成用于存储故障判断比特信息J1的寄存器6。
测试电路3包括寄存器6。在第二步骤ST2中生成寄存器6，从而存储在第二步骤ST2中生成的故障判断比特信息J1。寄存器6能够存储从半导体集成电路10外部供给的信息。其他结构与第一实施例相同，因此省略对其的描述。
由本实施例的测试电路生成方法生成的测试电路3包括用于存储故障判断比特信息J1的寄存器6。这样，较之故障判断比特信息J1从外部输入的测试电路，可以在半导体集成电路频率规范的范围内达到快得多的操作。进一步，可以在设计半导体集成电路之后，从外部将故障判断比特信息J1输入到寄存器6。这样就可以通过改变故障判断比特信息J1来进行更加灵活的测试。
(第三实施例)根据第三实施例的用于半导体集成电路的测试电路生成方法基于第一实施例，其中在第一步骤ST1中输入故障判断比特信息J1，而不是在第二步骤ST2中输入。
图7是示出包括由根据本发明第三实施例的测试电路生成方法生成的测试电路3的半导体集成电路的结构的方框图。在本实施例中，关于测试电路3的故障判断控制电路5B，所有如第一实施例图5所示的用AND电路构造的判断目标门电路5a都被省略，并且用OR电路构造的故障判断输出电路的输入也得到简化。也就是说，基于带有降低比特数目的简单结构，用OR电路构造故障判断输出电路5b。图5中的结构具有32比特的输入，并且其结构复杂。
可以省略所有判断目标电路5a，并且可以减少故障判断输出电路5b的输入的比特数目，因为构造了故障判断控制电路5B，而由于存储器1的判断目标比特是预先知道，所以仅仅在判断目标比特中进行故障判断。在第一步骤ST1中输入故障判断比特信息J1，从而使得可以在第二步骤ST2中生成具有这种结构的故障判断控制电路5B。
在图7中，具体而言，当在故障判断比特信息J1中定义第31比特和第30比特为定义判断目标比特的“1”，而第0比特到第29比特均为定义未使用比特的“0”时，用具有2比特输入的OR电路构造故障判断控制电路5b，所述OR电路对在比较器4的第31比特处的非一致性检测电路4a的输出和在第30比特处的非一致性检测电路4a的输出进行逻辑求和。在如图7所示的存储器1的情况下，在故障判断控制电路5B中没有必要使用故障判断比特信息J1，因为判断目标比特是已知的。这样，与在图5的情况下使用的所有比特相等的判断目标门电路5a，根本没有得到使用。进一步，对于判断目标比特为“0”的那些比特，没必要将比较器4中一致性检测电路4a的输出端子连线到故障判断控制电路5b。也就是说，电路元件以及元件之间的连线被极大地简化。结果是，可以减小电路面积，降低功耗。
如图7所示的故障判断控制电路5B仅仅是示例。由根据本发明的测试电路生成方法生成的故障判断控制电路不限于该结构。
(第四实施例)本发明的第四实施例对应于这样的情况，即通过使用包括系统中未使用比特的存储器来设计半导体集成电路。可以将存储器空间考虑为分立的区域，即，用于存储数据的区域和用于存储系统所使用地址的区域。存储地址所必须的比特数目通常小于存储数据所必须的比特数目。也就是说，在用于地址的比特中存在未使用比特，并且可以省略针对这些未使用比特的测试。对所有比特进行测试不只是浪费，还会由于误判而导致生产的不必要恶化。
根据本发明第四实施例的用于半导体集成电路的测试电路生成方法，使用基于由半导体集成电路所实现的系统中所使用的地址映射而确定的故障判断比特信息，作为在上述第三实施例中在第一步骤ST1中输入的故障判断比特信息J1。并且将系统的地址存储在其中本实施例测试电路生成方法所生成的测试电路为目标的存储器中。
图8示出存储器空间和地址映射。在图8中，附图标记11为能够表示32比特数据的4GB存储器空间，m1是由系统所使用的存储器区域。在本示例中，存储区域m1有1MB。此时使用的地址比特是由“A”指示的低位20比特，而由“B”指示的高位12比特未使用。“A”指示故障判断目标比特，“B”指示未使用比特。此时，地址信息存储在被加载到半导体集成电路的存储器1中。进一步，预先确定在半导体集成电路中高位12比特未使用。这样，作为在第一步骤ST1中输入的故障判断比特信息J1，可以输入如图所示的数值。在该故障判断比特信息J1中，故障判断目标比特A全部定义为“1”，指示这些比特是故障判断目标，而未使用比特B被定义为“0”，指示这些比特不是故障判断目标。
在由本实施例的测试电路生成方法所生成的测试电路中，在通过使用包括系统上未使用比特的存储器来设计半导体集成电路的情况下，只有系统上的必要比特被定义为判断目标比特。这样，可以消除由于未使用比特的故障而导致的半导体集成电路的缺陷。因此，生产得到了改进。
进一步，如图8所示的存储器区域m1和故障判断比特信息J1的比特排列仅仅是示例，在本发明测试电路生成方法中使用的判断目标比特不限于此。
(第五实施例)本发明的第五实施例的特征在于，在存储器输出中总是输出相同值的比特被定义为固定值比特，从固定值比特输出的值被定义为固定值，并且通过使用这些值来生成测试电路。这是通过关注以下事实而达到的结构，即总是输出相同值的固定值比特可以从测试目标中排除。当对于固定值“1”期望值为“0”，而对于固定值“0”期望值为“1”时，这些比特被排除在测试目标之外。在固定值比特处，可以仅仅在期望值等于固定值时进行故障判断。当这两个值不一致时，可以将该比特排除在故障判断目标之外。
图9示出固定值比特信息J2和固定值信息J3，以及如图3所示的故障判断比特信息J1。固定值比特信息J2指示该比特存储固定值。用“1”将比特定义为固定值比特，而用“0”将比特定义为非固定值比特。由固定值比特信息J2用“1”定义的比特为固定值比特，从固定值比特输出的值由固定值信息J3定义。
固定值信息J3指示存储在固定值比特中的值。当在任何时候都存储“1”的时候，该固定值比特的固定值信息为“1”，当在任何时候都存储“0”的时候，该固定值比特的固定值信息为“0”。
请看比特31作为示例，由于故障判断比特信息为“1”，因此比特31为故障判断的目标。进一步，由于固定值比特信息J2为“1”，因此该比特不是根据情况切换值“0”和值“1”的比特，并且相应地比特31固定在“0”或“1”。并且，由于固定值信息J3为“1”，因此固定值为“1”。如上所述，由于比特31的值预先已知为“1”，因此可以在从存储器1输出“1”的失灵状态下，消除对该比特的故障判断，即，没必要进行故障判断。虽然稍后将参考图10进行描述，但是故障判断控制电路5C中的固定值门电路5c是基于这样的假设构造的，即将固定值不同于期望值的比特排除在故障判断目标之外。根据对固定值门电路5c的这种假设，如下构造了固定值比特门电路5d。也就是说，当在固定值比特处固定值不同于期望值时，固定值比特门电路5d判断该比特为要从故障判断目标排除的比特。判断目标门电路5e选择性地只对从比特比较器4输出的作为判断目标的数据进行故障判断。在比特31，无需对输出的“0”进行测试。即使该比特无法输出“0”，只要其能够输出“1”，就无需将该比特判断为故障。
进一步，请看图9中的比特3作为另一个示例，由于故障判断比特信息J1为“1”，因此发现比特3是将要作为故障判断目标的比特。进一步，由于固定比特信息J2为“1”，因此发现比特3是值被固定的比特，并且由于固定值信息J3为“0”，因此固定值为“0”。在比特3处固定值信息J3被定义为“0”，从而使得对输出“1”的测试是不必要的。
进一步，请看比特30作为另一个示例，由于故障判断比特信息J1为“1”，因此发现比特30是将要作为故障判断目标的比特。然而，由于固定值比特信息J2为“0”，因此发现比特30的值不是固定的，并且该比特是值“0”和值“1”随着情况而切换的比特。在这种情况下，固定值信息J3中的具体值没有特殊含义。
进一步，请看比特29作为另一个示例，由于故障判断比特信息J1为“0”，因此发现比特29可以从故障判断目标中排除。在这种情况下，固定值比特信息J2和固定值信息J3的特定值没有特殊含义。
图10示出了使用故障判断比特信息J1、固定值比特信息J2和固定值信息J3的测试电路3的示例。故障判断控制电路5C包括固定值门电路5c、固定值比特门电路5d、判断目标门电路5e和故障判断输出电路5f。固定值门电路5c、固定值比特门电路5d按照各个比特提供。固定值门电路5c由异或电路构成。期望值V1和固定值信息J3按比特递增地输入到固定值门电路5c。固定值门电路5c基于所输入的信息判断固定值与期望值是否一致。固定值比特门电路5d由将AND电路的输出进行反相的电路构成。固定值门电路5c的输出数据和固定值比特信息J2按比特递增地输入到固定值比特门电路5d。当它不是固定值比特时，固定值比特门电路5d激活下一级判断目标门电路5e的输入，当它是固定值比特时，固定值比特门电路5d工作的方式使得从固定值门电路5c输出的非一致性判断不通过判断目标门电路5e输出。判断目标门电路5e由带有三个输入的AND电路构成，其基于故障判断比特信息J1和固定值比特门电路5d的输出数据之间的关系，控制其是否允许输出非一致性检测电路4a输出数据的输出。当存在固定值比特处于已知作为故障判断目标比特的状态时，判断目标门电路5e对固定值进行下一判断。当固定值与期望值一致时，通过允许比较器4中的非一致性检测电路4a的输出数据的通过，将该比特设置为故障判断目标。同时，当固定值不同于期望值时，通过拒绝比较器4中非一致性检测电路4a的输出数据的通过，该比特被排除在故障判断目标之外。该判断基于以下知识。即，在某比特是固定值比特而且也是故障判断目标比特的情况下，当固定值不同于期望值时，可以判断为不可能，并且可以将该比特从故障判断目标中排除。
通过采用这样的电路结构，输入至由OR电路构成的故障判断输出电路5f的输入为在所有时间都为“1”，当判断目标比特为“1”时，固定值比特信息J2为“1”，并且期望值V1和固定值信息J3不同。这样该比特被判断为没有故障的比特。
参照图9所示的比特的情况，变为如下。首先，如上所述，在故障判断比特信息J1为“1”的比特中，判断目标门电路5e的输出为“0”。这样，该比特从故障判断目标中排除。
然而，在判断目标比特为“1”的比特中，当固定值比特信息J2的值为“0”时，固定值比特门电路5d的输出为“1”。这样，来自比较器4的非一致性判断数据Sc被传播到故障判断输出电路5f。同时，当固定值比特信息J2的值为“1”时，对固定值信息J3和期望值V1之间所进行的比较结果被传播。
在如图9所示的比特31的示例中，故障判断比特信息J1为“1”，固定值比特信息J2为“1”，并且固定值信息J3也为“1”。如果此时期望值V1为“1”，固定值门电路5c的输出为“0”，并且固定值比特门电路5d的输出为“1”。这样，来自比较器4的非一致性判断数据Sc被传播到判断目标门电路5e的输出，从而被判断为故障。同时，当期望值V1为“0”时，固定值门电路5c的输出为“0”，并且固定值比特门电路5d的输出为“0”。因此，判断目标门电路5e的输出为“0”，从而使得比特31被判断为无故障。也就是说，在期望值为固定值信息J3的反相值的情况下在测试中将该比特判断为无故障，而不管比较器4的结果。
通过以这样的方式使用固定值比特信息J2和固定值信息J3来生成测试电路，可以消除对半导体集成电路的误判，所述误判是在固定值比特处期望值和固定值不同时被由传统方法生成的测试电路判断为故障。因此，可以改进生产。
进一步，固定值比特信息J2和固定值信息J3可以存储在图6所示的寄存器6中，从而将信号输入给故障判断控制电路5C。这里，可以期望类似于第二实施例中所描述的效果。
进一步，可以通过在第一步骤ST1中输入固定值比特信息J2和固定值信息J3生成测试电路3。图11示出在以下情况下的电路结构，即根据如图9所示的固定值比特信息J2和固定值信息J3在第二步骤中生成故障判断控制电路5D。根据图9，比特31为固定值比特，并且固定值为“1”。通过基于以上生成电路，可以省略在图11中作为Q的比特31处的固定值门电路5c和固定值比特门电路5d。
更具体地说，可以如下描述。这里假设固定值比特信息J2的值为“1”，指示其有效。当固定值为“0”并且期望值为“0”时，固定值门电路5c的输出为“0”，并且固定值比特门电路5d的输出为“1”。当固定值为“1”并且期望值为“0”时，固定值门电路5c的输出为“1”，并且固定值比特门电路5d的输出为“0”。当固定值为“0”并且期望值为“1”时，固定值门电路5c的输出为“1”，并且固定值比特门电路5d的输出为“0”。当固定值为“1”并且期望值为“1”时，固定值门电路5c的输出为“0”，并且固定值比特门电路5d的输出为“1”。可以通过查看这四种状态发现以下情况。也就是说，假设固定值为“1”，则固定值比特门电路5d的输出为与期望值一致。换句话说，固定值门电路5c和固定值比特门电路5d组成的串联电路为与期望值的位线等效。这样，对于固定值比特信息J2的值和固定值信息J3中的固定值均为指示其有效的“1”的比特，可以省略固定值门电路5c和固定值比特门电路5d。判断目标门电路5e的输入连接到期望值的位线。
通过采用这样的结构，可以如同在本发明第三实施例的情况那样优化故障判断控制电路。这样，可以减小电路面积，降低功耗。另外，本实施例描述的电路结构仅仅是示例，由根据本发明的测试电路生成方法所生成的电路的结构不限于上述结构。
(第六实施例)本发明第六实施例在以下方面有所不同，即在第一步骤ST1中输入基于系统地址映射而确定的固定值比特信息J2和固定值信息J3。进一步，由本实施例的测试电路生成方法所生成的测试电路，其测试的存储器1是用于存储系统地址的存储器。
图12示出除了如图8所示的地址映射中的存储器区域以外，还定义了存储器区域m2的地址映射。此时，存储器区域m2使用地址中直到第21比特，从而使得从第0比特到第21比特的故障判断信息J1为“1”。进一步，第20比特总是为“0”，从而使得“1”在对存储器区域m1和存储器区域m2的访问中都不会写入到该比特。在这样的情况下，第20比特被定义为固定值比特，并且如同在固定值比特信息J2中那样定义。进一步，由于固定值为“0”，以使得第20比特为“0”的方式定义固定值信息J3。在固定值信息J3中，除了第20比特以外的比特也被定义为“0”。然而，当固定值比特信息J2为“0”的时候，除了第20比特之外的其他比特未被使用。这样，仅仅要求第20比特为“0”。
如之前所述，在生成用于测试其中存储系统地址的存储器的测试电路过程中，根据系统的地址映射输入固定值比特信息J2和固定值信息J3。因此，没必要对于总是具有系统地址映射上恒定值的比特测试“0”和“1”的值。结果是，可以消除对半导体集成电路的误判，所述误判是半导体集成电路在固定值比特的期望值和固定值不同时被由传统方法生成的测试电路判断为故障。因此，可以改进生产。
进一步，如图12所示的存储器区域、判断目标比特、固定值比特信息和固定值信息仅仅被图示为示例，而不是局限于此。
(第七实施例)在本发明的第七实施例中，在第一步骤ST1中输入故障判断比特信息J1，并且在第一步骤ST2中基于故障判断比特信息J1生成比较器。这是为了简化比较器的结构。
图13示出在第二步骤中生成的比较器4E的示例。在比较器4E中，基于故障判断比特信息J1的值，只生成必要的非一致性检测电路4a。其被构造为在第0比特和第1比特没有非一致性检测电路4a，从而使得有必要提供与故障判断比特信息J1中被定义为用来进行故障判断的比特数目相同的所输入期望值V1的比特数目。故障判断控制电路5E仅仅包括用OR电路构成的故障判断输出电路5b。
如之前所述，通过基于判断目标比特而仅仅生成必要数目的非一致性检测电路4a，可以减少不必要的非一致性检测电路4a。这样，可以期望缩小电路面积和降低功耗的效果。如图13所示的比较器4E的电路结构仅仅是示例，而不是局限于此。
(第八实施例)本发明的第八实施例在以下方面有所不同，即在第二步骤ST2中基于在第一步骤ST1中输入的固定值比特信息J2和固定值信息J3生成比较器。
图14示出根据本实施例在第二步骤ST2中生成的比较器4F的示例。在图14所示的比较器4F中，基于固定值比特信息J2和固定值信息J3简化比特31处的非一致性检测电路4a，并且该部分由反相器4b实现。在本实施例中，预先已知比特31的输出在任何时候均为“1”。这样，仅仅在比特31的输出为“0”时才将其判断为故障。这样，可以用反相器4b实现非一致性检测电路4a。类似于图11的情况，在故障判断控制电路5F中，比特31是固定值比特并且固定值为“1”。这样，可以省略在比特31处作为Q的固定值门电路5c和固定值比特门电路5d。输入到判断目标门电路5e的输入被连接到期望值的位线。图14所示的比较器4F的电路结构仅仅是根据图9所示固定值的示例而形成的情况的示例，而不是局限于此。
(第九实施例)图15是根据本发明第九实施例的半导体集成电路中测试电路生成装置的系统结构图。该系统包括处理装置(CPU)21、输入装置(键盘)22、输出装置(显示器)23和存储装置(盘)24。在根据各实施例的每一个测试电路生成方法中，通过使用输入装置22来输入故障判断比特信息J1、固定值比特信息J2和固定值信息J3，从存储装置24读出半导体集成电路的信息，由处理装置21生成测试电路，而处理结果被输出到输出装置23。测试电路信息被保存在存储装置24中。如之前所述，如同半导体集成电路的设计那样，可以根据测试电路生成方法进行测试电路的生成。
参照最优实施例详细描述了本发明。然而，可以对各部分进行多种组合和修改而不脱离所附权利要求的精神和宽的范围。
权利要求
1.一种用于生成半导体集成电路中测试电路的方法，即生成用于测试包括存储器的半导体集成电路的测试电路的方法，所述方法包括以下步骤第一步骤，用于获得包含所述存储器结构信息的存储器信息；第二步骤，用于获得故障判断比特信息，所述故障判断比特信息从所述存储器的所有输出比特中指定作为故障判断目标的判断目标比特；和第三步骤，用于参照所述存储器信息生成故障判断控制电路，所述故障判断控制电路通过仅仅使用在所述故障判断比特信息中指定的所述判断目标比特对所述存储器进行故障判断。
2.根据权利要求1所述的用于生成半导体集成电路所用测试电路的方法，其中在所述第三步骤中另外生成用于存储所述故障判断比特信息的寄存器。
3.根据权利要求1所述的用于生成半导体集成电路所用测试电路的方法，其中所述第二步骤和所述第三步骤在同一步骤中进行。
4.根据权利要求1所述的用于生成半导体集成电路所用测试电路的方法，其中所述第一步骤和所述第二步骤在同一步骤中进行。
5.根据权利要求3所述的用于生成半导体集成电路所用测试电路的方法，其中所述存储器基于由所述半导体集成电路实现的系统的地址映射存储存储器地址；和在所述第一步骤中，基于所述地址确定的故障判断比特信息被用作所述故障判断信息。
6.根据权利要求1所述的用于生成半导体集成电路所用测试电路的方法，其中在所述第三步骤中生成一比较器，其通过使用在所述故障判断比特信息中指定的所述判断目标比特来仅仅比较所述判断目标比特的输出与所述判断目标比特的期望值。
7.一种用于生成半导体集成电路所用测试电路的方法，其中生成用于测试包括存储器的半导体集成电路的测试电路，所述方法包括以下步骤第一步骤，用于获得包含所述存储器结构信息的存储器信息；第二步骤，用于获得固定值比特信息和固定值信息，所述固定值比特信息用来指定固定值比特，在该固定值比特处来自所述存储器的输出值为“0”或“1”的固定值，所述固定值信息用来指定作为所述固定值比特输出值的固定值；和第三步骤，用于参照所述存储器信息生成故障判断控制电路，其在所述固定值比特的期望值与所述固定值信息中指定的所述固定值一致的时候，进行故障判断。
8.根据权利要求7所述的用于生成半导体集成电路所用测试电路的方法，其中在所述第二步骤中，进一步获得故障判断比特信息，其从所述存储器的所有输出比特中指定作为故障判断目标的判断目标比特；和在所述第三步骤中，在所述固定值比特的期望值与所述固定值信息中指定的固定值一致并且所述故障判断比特信息中的所述判断目标比特为有效的时候，生成所述故障判断控制电路。
9.根据权利要求7所述的用于生成半导体集成电路所用测试电路的方法，其中在所述第三步骤中生成用于存储所述固定值比特信息和所述固定值信息的寄存器。
10.根据权利要求8所述的用于生成半导体集成电路所用测试电路的方法，其中所述存储器基于由所述半导体集成电路实现的系统的地址映射存储存储器地址；和在所述第一步骤中，从存储在所述存储器中的所有所述存储器地址中获得在任何时候值为“0”或“1”的比特，作为所述固定值比特。
11.根据权利要求7所述的用于生成半导体集成电路所用测试电路的方法，其中，在所述第三步骤中，生成一比较器，其通过使用所述故障判断比特信息中指定的所述判断目标比特来仅仅比较所述判断目标比特的输出与所述判断目标比特的期望值。
12.根据权利要求7所述的用于生成半导体集成电路所用测试电路的方法，其中，在所述第三步骤中生成一比较器，其通过使用所述固定值比特信息中指定的所述固定值比特来排除所述固定值比特的输出值与所述固定值比特的期望值之间的比较。
13.一种用于生成半导体集成电路所用测试电路的方法，即一种用于生成用于测试包括存储器的半导体集成电路的测试电路的方法，所述方法包括以下步骤第一步骤，用于获得包含所述存储器结构信息的存储器信息；第二步骤，用于获得固定值比特信息和固定值信息，所述固定值比特信息用来从所述存储器的所有输出比特中指定固定值比特，在该固定值比特处所述存储器的输出值为“0”或“1”的固定值，所述固定值信息用来从所述存储器的所述全部输出比特中指定作为所述固定值比特输出值的固定值；和第三步骤，用于参照所述存储器信息生成故障判断控制电路，其通过使用所述固定值比特信息和所述固定值信息对所述存储器进行故障判断。
14.根据权利要求13所述的用于生成半导体集成电路所用测试电路的方法，其中所述存储器基于由所述半导体集成电路实现的系统的地址映射存储存储器地址；和在所述第一步骤中，从能够存储在所述存储器中的所有所述存储器地址中获得在任何时候值为“0”或“1”的比特，作为所述固定值比特。
15.根据权利要求13所述的用于生成半导体集成电路所用测试电路的方法，其中在所述第三步骤中生成一比较器，其通过使用所述故障判断比特信息中指定的所述判断目标比特来仅仅比较所述判断目标比特的输出与所述判断目标比特的期望值。
16.根据权利要求13所述的用于生成半导体集成电路所用测试电路的方法，其中在所述第三步骤中生成一比较器，其通过使用所述固定值比特信息中指定的所述固定值比特来排除所述固定值比特的输出值与所述固定值比特的期望值之间的比较。
17.一种用于生成半导体集成电路所用测试电路的装置，即一种用于生成用于测试包括存储器的半导体集成电路的测试电路的装置，所述装置包括第一信息获得装置，用于获得包含所述存储器结构信息的存储器信息；第二信息获得装置，用于获得故障判断比特信息，所述故障判断比特信息从所述存储器的所有输出比特中指定作为故障判断目标的判断目标比特；和电路生成器，用于参照所述存储器信息生成故障判断控制电路，所述故障判断控制电路通过仅仅使用在所述故障判断比特信息中指定的所述判断目标比特对所述存储器进行故障判断。
18.根据权利要求17所述的用于生成半导体集成电路所用测试电路的装置，其中所述电路生成器生成用于存储所述故障判断比特信息的寄存器。
19.根据权利要求17所述的用于生成半导体集成电路所用测试电路的装置，其中所述第一信息获得装置和所述第二信息获得装置被构造为单个结构。
20.根据权利要求17所述的用于生成半导体集成电路所用测试电路的装置，其中所述第二信息获得装置和所述电路生成器被构造为单个结构。
21.根据权利要求19所述的用于生成半导体集成电路所用测试电路的装置，其中所述存储器基于由所述半导体集成电路实现的系统的地址映射存储存储器地址；和所述第一信息获得装置使用基于由所述半导体集成电路实现的系统中所采用的所述地址映射而确定的故障判断比特信息作为所述故障判断信息。
22.根据权利要求20所述的用于生成半导体集成电路所用测试电路的装置，其中所述电路生成器生成一比较器，其通过使用所述故障判断比特信息中指定的所述判断目标比特来仅仅比较所述判断目标比特的输出与所述判断目标比特的期望值。
23.一种用于生成半导体集成电路所用测试电路的装置，即用于生成用于测试包括存储器的半导体集成电路的测试电路，所述装置包括第一信息获得装置，用于获得包含所述存储器结构信息的存储器信息；第二信息获得装置，用于获得固定值比特信息和固定值信息，所述固定值比特信息用来指定固定值比特，在该固定值比特处所述存储器的输出值为“0”或“1”的固定值，所述固定值信息用来指定作为在所述固定值比特处输出值的固定值；和电路生成器，用于参照所述存储器信息生成故障判断控制电路，其在所述固定值比特的期望值与所述固定值信息中指定的所述固定值一致的时候进行故障判断。
24.根据权利要求23所述的用于生成半导体集成电路所用测试电路的装置，其中所述第二信息获得装置进一步获得故障判断比特信息，其从所述存储器的所有输出比特中指定作为故障判断目标的判断目标比特；和在所述固定值比特的期望值与所述固定值信息中指定的固定值一致并且所述故障判断比特信息中的所述判断目标比特为有效的时候，所述电路生成器生成所述故障判断控制电路。
25.根据权利要求23所述的用于生成半导体集成电路所用测试电路的装置，其中所述电路生成器生成用于存储所述固定值比特信息和所述固定值信息的寄存器。
26.根据权利要求24所述的用于生成半导体集成电路所用测试电路的装置，其中所述存储器基于由所述半导体集成电路实现的系统的地址映射存储存储器地址；和所述第一信息获得装置从存储在所述存储器中的所有所述存储器地址中获得在任何时候值为“0”或“1”的比特，作为所述固定值比特。
27.根据权利要求23所述的用于生成半导体集成电路所用测试电路的装置，其中所述电路生成器生成一比较器，其通过使用所述故障判断比特信息中指定的所述判断目标比特来仅仅比较所述判断目标比特的输出与所述判断目标比特的期望值。
28.根据权利要求23所述的用于生成半导体集成电路所用测试电路的装置，其中所述电路生成器生成一比较器，其通过使用所述故障判断比特信息中指定的所述判断目标比特来排除所述固定值比特的输出值与所述固定值比特的期望值之间的比较。
29.一种用于生成半导体集成电路所用测试电路的装置，即一种用于生成用于测试包括存储器的半导体集成电路的测试电路的装置，所述装置包括第一信息获得装置，用于获得包含所述存储器结构信息的存储器信息；第二信息获得装置，用于获得固定值比特信息和固定值信息，所述固定值比特信息用来从所述存储器的所有输出比特中指定固定值比特，在该固定值比特处所述存储器的输出值为“0”或“1”的固定值，所述固定值信息用来指定作为所述固定值比特输出值的固定值；和电路生成器，用于参照所述存储器信息生成故障判断控制电路，其用于通过使用所述固定值比特信息和所述固定值信息对所述存储器进行故障判断。
30.根据权利要求29所述的用于生成半导体集成电路所用测试电路的装置，其中所述存储器基于由所述半导体集成电路实现的系统的地址映射存储存储器地址；所述第一信息获得装置在能够存储在所述存储器中的所有所述存储器地址中获得在任何时候值为“0”或“1”的比特，作为所述固定值比特。
31.根据权利要求29所述的用于生成半导体集成电路所用测试电路的装置，其中所述电路生成器生成一比较器，其通过使用所述故障判断比特信息中指定的所述判断目标比特来仅仅比较所述判断目标比特的输出与所述判断目标比特的期望值。
32.根据权利要求29所述的用于生成半导体集成电路所用测试电路的装置，其中所述电路生成器生成一比较器，其通过使用所述固定值比特信息中指定的所述固定值比特来排除所述固定值比特的输出值与所述固定值比特的期望值之间的比较。
33.一种半导体集成电路，包括存储器；比较器，用于比较所述存储器中每个比特的输出数据与该比特的期望值；和故障判断控制电路，基于在故障判断比特信息中被指定作为所述存储器所有输出比特中的判断目标的比特，对所述比较器获得的每个比特的比较结果进行输出控制，其中所述故障判断比特信息用来指定作为故障判断目标的判断目标比特。
34.根据权利要求33所述的半导体集成电路，进一步包括用于存储所述故障判断比特信息的寄存器。
35.一种半导体集成电路，包括存储器；比较器，用于分别比较所述存储器中每个比特的输出数据与该比特的期望值；和故障判断控制电路，用于根据故障判断比特信息中的判断目标比特，选择性地让所述比较器输出的比较结果通过，所述故障判断比特信息用来指定作为故障判断目标的判断目标比特。
36.一种半导体集成电路，包括存储器；比较器，其用于分别比较所述存储器中的每个比特的输出数据与该比特的期望值；和故障判断控制电路，其中所述故障判断控制电路包括固定值门电路，用于分别比较固定值信息中每个比特的固定值与该比特的期望值，所述固定值信息用来指定固定值比特的输出值，在该固定值比特处来自所述存储器的输出值被固定为“0”或“1”；和固定值比特门电路，用于基于用来指定所述固定值比特的固定值比特信息和所述固定比特信息中指定的每个比特的值，控制所述固定值门电路的输出。
37.一种半导体集成电路，包括存储器；比较器，用于分别比较所述存储器中每个比特的输出数据与该比特的期望值；和故障判断控制电路，其中所述故障判断控制电路包括固定值门电路，用于分别比较固定值信息中每个比特的固定值与该比特的期望值，所述固定值信息用来指定固定值比特的输出值，在该固定值比特处所述存储器的输出值被固定为“0”或“1”；固定值比特门电路，用于基于用来指定所述固定值比特的固定值比特信息中每个比特的值，控制所述固定值门电路的输出；和判断目标门电路，用于基于所述固定值比特门电路的输出值和所述故障判断比特信息中指定的判断目标比特，控制所述比较器获得的比较结果的输出。
38.根据权利要求36所述的半导体集成电路，其中对于这样的比特省略所述固定值门电路和所述固定值比特门电路的处理，该比特在所述固定值比特信息中的值和该比特在所述固定值信息中的所述固定值均为有效，并且所述比特的所述固定值被当作其输出数据。
39.根据权利要求37所述的半导体集成电路，其中对于这样的比特省略所述固定值门电路和所述固定值比特门电路的处理，该比特在所述固定值比特信息中的值和该比特在所述固定值信息中的所述固定值均为有效，并且所述比特的所述固定值被当作其输出数据。
40.根据权利要求33所述的半导体集成电路，其中，与所述判断目标比特不对应的比特的输出数据被忽略而不输入到所述比较器，并且在与所述判断目标比特相对应的比特处，省略所述故障判断控制电路对所述比较器的输出控制。
41.根据权利要求36所述的半导体集成电路，其中，对于这样的比特省略所述固定值门电路的处理和所述固定值比特门电路的处理，该比特在所述固定值比特信息中的值和在所述固定值信息中的所述固定值均为有效，并且在该比特处所述比较器的处理被替换为由逻辑反相电路进行的处理。
42.根据权利要求37所述的半导体集成电路，其中，对于这样的比特省略所述固定值门电路的处理和所述固定值比特门电路的处理，该比特在所述固定值比特信息中的值和在所述固定值信息中的所述固定值均为有效，并且在该比特处所述比较器的处理被替换为由逻辑反相电路进行的处理。
全文摘要
测试电路生成方法包括以下步骤第一步骤，用于获得包含所述存储器结构信息的存储器信息；第二步骤，用于获得故障判断比特信息，所述故障判断比特信息从所述存储器的所有输出比特中指定作为故障判断目标的判断目标比特；和第三步骤，用于参照所述存储器信息生成故障判断控制电路，所述故障判断控制电路通过仅仅使用在所述故障判断比特信息中指定的所述故障判断目标比特对所述存储器进行故障判断。
文档编号G11C29/36GK101079327SQ200710097338
公开日2007年11月28日 申请日期2007年5月11日 优先权日2006年5月11日
发明者西川亮太 申请人:松下电器产业株式会社