专利名称：编程存储单元块的方法、非易失性存储器件和存储卡器件的制作方法
技术领域：
本发明涉及一种用于编程非易失性存储器件的存储单元块的方法。本发明还涉及适于执行这种方法的非易失性存储器件和存储卡器件。
背景技术：
非易失性存储器件用在各种装置和应用中。不像易失性存储器件，甚至当它们从电源断开连接时，它们都保持存储其中的数据。因此，它们特别用在移动装置中。
有不同类型的非易失性存储器件。而只读存储器(ROM)和可编程ROM(PROM)器件的存储内容无法改变，可擦除PROM(EPROM)、电可擦除PROM(EEPROM)和闪速EEPROM存储器件允许重新编程其中包括的一些或所有存储单元。
EEPROM和闪速EEPROM存储器件包括存储阵列，存储阵列包括具有电荷存储元件的多个晶体管，存储在电荷存储元件中的电荷量影响存储单元的阈值电平。因此，存储在电荷存储元件中的电荷量用于编码存储单元的逻辑编程状态。
这种非易失性存储器件还包括控制器，控制器适于提供至少如下功能删除用于擦除一个存储单元或存储单元块的内容；编程用于将预定义数据值编程到一个存储单元或存储单元块；读取用于读取一个存储单元或存储单元块的内容。
在删除和编程操作期间，经常重复验证受影响存储单元的阈值电平，以便确保存储单元未被过编程或过擦除。过编程或过擦除在此上下文意味着存储单元的阈值被推到高于或低于临界电平，以致于存储单元上的随后操作可能失败。过度的过编程或过擦除也可降低存储器件的总使用寿命。
在验证期间，存储单元的实际阈值电平与指定的目标范围或电平相比较。超出这个目标范围的存储单元然后受到进一步编程或擦除操作。随后，如上所述，存储单元被再次验证，直到所有存储单元都被成功编程或擦除为止。
在非易失性存储器件中验证编程和擦除操作的方法从以下文档可知美国专利No.6,477,087和美国专利No.6,816,411，其通过引用结合于本文中。
而在常规EEPROM存储器件中，仅少数编程和验证操作需要用于成功编程，更高级的非易失性存储器件，例如包括多电平(MLC)或氮化物ROM(NROM)单元，经常需要更多的编程和验证周期。这是因为这些单元中的目标电平被规定在较窄界限内。
此外，NROM单元的验证需要相当大的电流，这可能是关键性的，特别在移动应用中。这是由于如下事实在验证期间需被充电的位线在NROM单元中比在其他类型的EEPROM存储器件中更长，由此导致更高的位线电容。
因此，存在对编程和验证存储单元的改进方法和器件的需要。
发明内容
根据本发明的第一方面，提供了一种用于编程非易失性存储器件的存储单元块的方法。所述方法包括如下步骤选择存储单元块的第一组存储单元；将至少一个编程脉冲编程到第一组的所有存储单元；仅检测第一组的每一个存储单元的阈值电平；以及通过将每一个检测的阈值电平与提供给每一个第一组存储单元的预定义目标电平相比较，验证第一组存储单元。
通过仅检测预先选择和编程的每一个第一组存储单元的阈值电平，验证存储单元块的存储单元被限制到选择的第一组存储单元。限制验证有助于改进验证性能，并降低检测期间的电流消耗。
根据第一方面的有利实施例，选择第一组存储单元的步骤包括选择要编程到第一逻辑值的所有存储单元作为第一组存储单元。
通过仅选择要编程到第一逻辑值如低逻辑值的存储单元，要编程到不同逻辑值的存储单元未验证。
根据第一方面的另一有利实施例，选择第一组存储单元的步骤包括检测存储单元块的每一个存储单元的第一阈值电平；通过将每一个检测的阈值电平与为存储单元块的每一个存储单元提供的预定义目标电平相比较，验证存储单元块；以及选择未成功验证的所有存储单元作为第一组存储单元。
在初始检测和验证存储单元块的所有存储单元的阈值电平后，只有在初始验证中未成功验证的那些存储单元需被选择进行进一步编程和验证。
根据第一方面的又一有利实施例，重复执行编程、检测和验证步骤，直到第一组存储单元的所有存储单元都已成功验证为止。
通过重复执行编程、检测和验证步骤，第一组存储单元的存储单元可被递增地编程和验证到预定义阈值电平。
根据第一方面的又一有利实施例，在验证第一组存储单元的步骤中，已成功验证的存储单元从第一组中移除。
通过从第一组中移除已成功验证的存储单元，仍要编程和验证的第一组存储单元陆续减少。
根据第一方面的又一有利实施例，第一组存储单元的至少一些存储单元被顺序验证。
通过顺序验证存储单元，可降低所需读出放大器的数量。例如，单个读出放大器可用于检测多个存储单元的阈值电平。
根据第一方面的又一有利实施例，第一组存储单元的至少一些存储单元被并行验证。
通过并行验证第一组的至少一些存储单元，可更快速地执行验证操作。
根据本发明的第二方面，提供一种非易失性存储器件。所述非易失性存储器件包括存储单元阵列，每个存储单元包括具有电荷存储元件的晶体管，存储在该电荷存储元件中的电荷量影响存储单元的阈值电平。所述非易失性存储器件还包括至少一列解码器，适于通过相应的字线选择包括存储单元块的存储单元阵列的列；至少一个写电路，适于通过相应的位线有选择地将至少一个编程脉冲编程到存储单元块的所选存储单元；至少一个读出放大器，适于通过相应的位线检测可连接到所述读出放大器的存储单元块的存储单元的阈值电平；比较器，适于将检测的阈值电平与目标阈值电平相比较；以及至少一个控制电路，适于防止所述存储单元块的存储单元阈值电平的不必要检测。
通过给非易失性存储器件提供防止存储单元块的存储单元阈值电平不必要检测的控制电路，可以执行根据本发明第一方面的方法，以便改进非易失性存储器件的验证性能。
根据第二方面的有利实施例，至少一个读出放大器可选择性地连接到多条位线，用以检测存储单元块的相应存储单元的阈值电平，对应于多条位线的存储单元的阈值电平被顺序检测，并且控制电路适于跳过存储单元的阈值检测，以便防止阈值电平的不必要检测。
通过跳过不需验证的存储单元的阈值检测，可以加速存储单元块的存储单元的顺序验证。
根据第二方面的有利实施例，存储器件包括至少两个读出放大器，并且所述至少两个读出放大器适于彼此独立地操作。
通过独立地操作至少两个读出放大器，非易失性存储器件的验证操作可被加速，因为每个读出放大器可操作在可能的最高速度。
本发明的另外细节和实施例在专利权利要求书中描述。
下面将使用目前公开的优选但仍说明本发明实施利的如下附图更详细地描述本发明。
为了更全面理解本发明及其优点，现在参考如下结合附图的说明书，附图中图1示出根据本发明实施例具有控制电路的非易失性存储器件的框图；图2示出非易失性存储器件存储单元的NOR型阵列的框图；图3示出根据本发明实施例的控制电路的更详细框图；图4A示出根据本发明第一实施例用于验证的第一示范方案；图4B示出根据本发明第二实施例用于验证的第二示范方案；图4C示出根据本发明第三实施例用于验证的第三示范方案；图4D示出根据本发明第四实施例用于验证的第四示范方案；图5A示出根据本发明第五实施例用于验证的第五示范方案；图5B示出根据本发明第六实施例用于验证的第六示范方案；图6示出根据第一实施例用于验证存储块的方法流程图；图7示出根据第二实施例用于验证存储块的方法流程图；图8示出根据第三实施例用于验证存储块的方法流程图；图9示出根据第四实施例用于验证存储块的方法流程图；图10示出根据第五实施例用于验证存储块的方法流程图；以及图11示出根据本发明实施例存储器件在功耗方面的可能增益。
以下附图标记列表与附图一起使用100非易失性存储器件302方向选择电路101阵列303MOSFET晶体管102存储单元304位线驱动器103列解码器305高压源104字线306参考源
105地址总线 307目标锁存器106位线 308控制线107多路复用器 401第一组存储单元(第一方案)108读出放大器 411第一组存储单元(第二方案)109写电路 421第一组存储单元(第三方案)110数据锁存器 431第一组存储单元(第四方案)111数据总线 511第一组存储单元(第五方案)112控制电路 512第一小组113控制总线 513第二小组114比较器 601到605第一方法的步骤115块 701到706第二方法的步骤201浮动栅极晶体管 801到806第三方法的步骤202控制栅极端子 901到910第四方法的步骤203源极端子 951到956第五方法的步骤204漏极端子 VRef参考电压205浮动栅极 CS，CD位线电容300电路布置 SF，SB控制信号301氮化物层具体实施方式
图1示出非易失性存储器件100。存储器件100例如可以是用作计算机中可改变存储介质的存储卡器件，或集成到电子器件如固件模块中的集成电路存储器件。
存储器件100包括存储单元102的阵列101。每个存储单元102包括具有电荷存储元件的晶体管，电荷存储元件用于存储存储单元102的编程状态。
例如，存储单元102可以是浮动栅极MOSFET晶体管，其中绝缘导电层位于晶体管的控制栅极和源漏沟道之间。通过将电子注入浮动栅极，启动晶体管源极和漏极端子之间的电流所需的控制栅极的阈值电平可受影响，以使存储在浮动栅极上的电荷量可用于存储存储单元102的编程状态。备选地，NROM单元可用作存储单元102，其中电荷载流子被俘获在控制栅极和源漏沟道之间的介电层中。
列解码器103用于选择三个所示字线104之一。字线104通常连接到形成存储单元102的晶体管的控制栅极。在图1中，仅示出3条字线104。然而实际上，在存储器件100中可以存在许多字线104。例如，存储器件100可包括512或1024条字线104。列解码器103还连接到地址总线105，用于接收要通过激活相应的字线104而选择的地址。
阵列101还由数条位线106连接。实际上，可以存在大量位线。在所示实例中，用4条位线106连接阵列101的4个存储单元102的块115。两条位线106连接到第一多路复周器107，另两条位线106连接到第二多路复用器107。多路复用器107用来选择性地将一条位线106连接到相应的读出放大器108或写电路109。在图1所示的实例中，每个多路复用器107连接到相关联的读出放大器108和相关联的写电路109。
写电路109用于选择性地编程阵列101的存储单元102。例如，通过将第一低电压电位提供到存储单元102的源极端子并将第二电压电位例如高电压电位提供到存储单元102的漏极端子，可以在存储单元102的源/漏沟道中加速电子。还通过将第三电压电位例如中间电压电平提供到存储单元102的控制栅极端子，在存储单元102的源极和漏极端子之间加速的电子可越过源/漏沟道和浮动栅极之间的绝缘层，并可由此注入到浮动栅极中。通过将电荷累积到存储单元102的浮动栅极上，存储单元102的阈值电平被改变。
在读操作期间，通过读出放大器108能检测存储单元102的阈值电平。每个读出放大器108通常将从相应位线106接收的电流或电压与提供给此读出放大器108的参考电流或电压VRef相比较。例如，读出放大器108将对于固定控制栅极电压通过存储单元102的电流与固定参考电流相比较。参考电流可由具有已知阈值电平的参考单元提供。根据参考阈值电平与通过多路复用器107和列解码器103选择的存储单元102的阈值电平的比较，几个逻辑状态之一可被检测用于存储单元102，并将由读出放大器108输出，例如通过将经过存储单元的电流转换为相应的电压。
在图1所示的例子中，要通过写电路109写入并通过读出放大器108检测的数据从数据锁存器110传送来并传送到数据锁存器110。数据锁存器110连接到数据总线111，用以传送存储器件100内的数据。
非易失性存储器件100还包括控制多路复用器107、读出放大器108和写电路109操作的控制电路112。控制电路连接到控制总线113，总线113例如用于选择存储器件100的可能操作之一，例如读操作、写操作、擦除操作或验证操作。控制电路112还连接到数据锁存器110。
存储器件100还包括两个比较器，每个比较器连接到读出放大器108和数据锁存器110之一。比较器114可用于将通过读出放大器108之一检测的编程状态与存储在数据锁存器110中的编程目标值进行比较。比较器114的输出连接到控制电路112。备选地，比较器114的输出可直接反馈到数据锁存器110。
图2示出存储单元102阵列101的配置范例。在示出的例子中，浮动栅极晶体管201用于形成存储单元102。在示出的例子中，示出了每行两列的四行浮动栅极晶体管201。每列的所有浮动栅极晶体管201的所有控制栅极端子202连接到公共字线104。每对源极端子203和漏极端子204连接到两个相邻位线106。从而，在浮动栅极晶体管201的源极端子203和漏极端子204之间形成的沟道传导率可通过比较相应两个相邻位线106的电压电位来检测。浮动栅极晶体管201的阈值受存储在每个晶体管201浮动栅极205上的电荷量影响。
备选地，浮动栅极晶体管201包括图2示出的浮动栅极205，包括在源漏沟道和控制栅极202之间有介电层的MOSFET晶体管的氮化物ROM单元可用作存储单元102。因为不像具有导电浮动栅极205的浮动栅极晶体管201，在用作电荷存储元件的介电层中俘获的电荷是在源极端子203或漏极端子204附近俘获的，两个信息位可存储在如Eitan的美国专利No.6,011,725(“′725专利”)里描述的存储单元102中，该专利通过引用结合于此。
除图2示出的阵列101的配置外，存储单元102阵列的其它配置是本领域技术人员所熟知的，并同样可适用于本申请。例如，可以使用所谓的NAND阵列，其中存储单元102的块串联。通过串联连接存储单元102的块，并仅连接块115的第一存储单元102的第一源极端子203和块115的最后存储单元102的最后漏极端子204，能减少控制阵列101所需的位线106的数量。从而，具有NAND配置的阵列101的非易失性存储器件100能具有更高的集成度，如图2所示的阵列101。
图3示出根据本发明实施例包括2位NROM存储单元102的电路布置300的更详细框图。出于简单表示的原因，仅示出单个存储单元102，其包括在其控制栅极202和在其源极端子203和其漏极端子204之间形成的沟道之间有氮化物层301的MOSFET晶体管。源极端子203和漏极端子204通过两个位线106与方向选择电路302连接。
位线106比较长，这样它们每个都各自具有关联的位线电容CS和CD。方向选择电路302包括四个MOSFET晶体管303，MOSFET晶体管303通过施加第一控制信号SF到两个晶体管303或通过施加第二控制信号SB到另两个晶体管303来控制。
通过提供第一控制信号SF到前两个晶体管303，位线驱动器304通过第一位线连接到漏极端子204，并且读出放大器108通过第二位线106连接到源极端子203。通过提供第二控制信号SB到方向选择电路302，位线驱动器304连接到源极端子203，并且读出放大器108连接到漏极端子204。从而，存储单元102可在两个不同方向读，如专利′725描述的那样。方向选择电路302可替换多路复用器107或者是其一部分，出于简单表示的原因，没在图3中示出。
在读或验证操作期间，位线驱动器304以高压源305产生的第一电压电位驱动位线106的其中一个。高压源305例如可以是泵源或电压倍增器。
为了检测存储单元102的阈值电平，另一位线106与读出放大器108连接。读出放大器108还连接到参考源306，例如，连接到参考位线并由参考位线驱动器驱动的参考单元。
用于检测存储单元102的阈值电平以及由此用于读出存储单元102的编程状态的不同方法为本领域技术人员所熟知。在图3示出的实施例中，第一位可以存储在源极端子203附近的氮化物层301中，并且第二位可以存储在漏极端子204附近。从而，读出放大器108将两逻辑值之一提供给连接到其输出的比较器114，逻辑值的每个方向由方向选择电路302选择。
提供给比较器114的读出放大器108的输出与存储在目标锁存器307的指定目标值相比较。目标锁存器307可以是数据锁存器110或用于验证目的的独立锁存器。比较器114的比较结果传送到控制电路112用于验证。在控制电路112验证存储单元102正确编程，即，通过读出放大器108检测的其阈值电平与存储在目标锁存器307中的预期目标值一致的情况下，存储单元102的进一步编程和验证是不必要的。从而，通过控制线308，禁止信号被传送到位线驱动器304、读出放大器108和参考源306。在每个位线驱动器304使用单独的高压源305的情况下，禁止控制信号还可发送到高压源305，以便使高压源305无效。
在图3所示的示范实施例中，假定读出放大器108需要40μA的操作电流，假定位线驱动器304需要32μA的操作电流，以及假定参考源306也需要32μA的操作电流。所以，总的来说，通过使位线驱动器304、读出放大器108和参考源306无效，通过阻止附加的不必的验证步骤，可节省超过100μA的操作电流。
图4A到4D示出根据本发明不同实施例的用于四个存储单元102的块115的目标值、编程脉冲和验证结果。
对于图4A到4C示出的方案，假定每个存储单元102可连接到单独的读出放大器，以启动所有存储单元102的并行验证。在本方案中，包括位模式“0110”的目标值要编程到块115的存储单元102。
图4A中示出的第一方案将结合图6示出的流程图进行描述。这里假定，所选择的存储单元102的块115的所有存储单元102在对应于高逻辑值“1”的编程周期的开始被擦除。
在第一步601中，要编程为第一逻辑值的块115的所有存储单元102被选择以形成第一组存储单元401。在图4A中，第一组存储单元401由不同的背景加亮。
例如，低逻辑值如二进制“0”可表示第一逻辑值。由于存储单元块115的存储单元102一开始就被擦除，因此它们已经处于被检测为逻辑“1”的状态，即，高逻辑值。从而，仅有要编程为与当前逻辑值不同的第一逻辑值的存储单元102需要编程和验证。
在步骤602中，一个或一序列编程脉冲被编程到第一组存储单元401的所有存储单元102中。
此申请上下文中的编程是指增加或减少存储在存储单元102的电荷存储元件中的电荷。因此，步骤602包括发送至少一个适于将块115的单个或所有存储单元102的阈值电平改变为不同电平的编程脉冲。
特别在闪速EEPROM器件中，存储单元102可独立地编程为第一逻辑值，经常称为“编程”状态，而它们可一次一个擦除块地编程为第二逻辑值，经常称为“擦除”状态。这种擦除块经常包括大量的存储单元102，并可与用于编程和验证的块115在尺寸或组织上不同。
然而，甚至在整块115被例如编程为第二逻辑值的情况下，但块115内的所谓存储单元102的页面需要独立地验证。存储单元102的验证可立刻发生在擦除或编程的前和后，并分别称为“预先验证”、“编程验证”、“擦除验证前编程”(PBEV)和“擦除验证后编程”(PAEV)。
在“编程验证”期间，已知状态的例如相当于第二逻辑值或“擦除”状态的块115的各个存储单元102被编程和验证，以达到第一逻辑值，例如“编程”状态。在PBEV期间，存储单元102的块115的所有存储单元102被编程和验证为第一预定义阈值电平，例如“编程”状态。在PAEV期间，存储单元块115的所有存储单元102被编程和验证为第二预定义电平，例如“擦除”状态。
在步骤603中，检测第一组存储单元401的存储单元102的阈值电平。在例子中，由于存储单元102的块115的仅第一和最后的存储单元102要被编程，所以只有第一和第四读出放大器108被激活。相反，第二和第三读出放大器108通过控制电路112使失效。从而，与现有技术相比，在第一检测步骤603期间，仅一半的读出放大器108被激活。
在下一步骤604中，验证所检测的第一组存储单元401的阈值。为了这个目的，比较器114将读出放大器108的输出与存储在目标锁存器307内的目标值进行比较。控制电路112只需要考虑第一和第四比较器114的比较器114的输出。第二和第三比较器114的输出可以忽略。
在一些设计中，检测和验证的步骤603和604可以一起执行，例如在设计中，所观察到的模拟阈值电平直接与模拟参考阈值电平比较。备选地，检测的阈值电平可先转换为数字值，并且此数字值可以与存储在目标锁存器307中的参考数字值相比较，如上所述。在一些设计中，为了保持比较逻辑的简单，即使没有随后检测发生，也可执行较早检测的阈值的比较。这是因为检测阶段比随后的验证阶段经常需要更多的时间和电能的事实。
在图4A描述的方案中，第一存储单元102的阈值电平未成功验证，而第四存储单元102的阈值电平成功验证。因此，步骤604验证的全部输出无效，以致于在步骤605中的验证操作从步骤602重新开始。
取决于存储单元102对过编程的敏感度，在步骤602中，仅第一存储单元102或第一和第四存储单元102受到用一个或几个编程脉冲的进一步编程。编程完成后，执行进一步阈值检测步骤603和验证步骤604，如上所述。如图4A所示，此时验证步骤604产生用于第一和第四存储单元102的有效验证结果。从而，第一组存储单元401的所有存储单元102被正确编程，并且方法结束。
因为在检测阈值电平的步骤603期间，只有一半的读出放大器108和支持部件304和306被启用，所以在验证期间，与现有技术相比，只使用了一半的电流，现有技术中在每个检测阶段期间所有读出放大器108都被激活。因为在两电平存储单元102中，平均只有一半的块115的存储单元102被实际编程为第一逻辑值，所以根据第一实施例，可节省平均一半的验证所需电流。
图4B示出根据本发明第二实施例的第二方案。图7示出用于编程和验证非易失性存储单元102的块115的第二方法的流程图。
在此方案中，最初块115的所有存储单元102被分配给第一组存储单元411。例如，在第二方法的开始，存储单元块411的所有存储单元102的编程状态可以是未知的。
在步骤702中，检测第一组存储单元411的所有存储单元102的阈值。因此，在第一验证步骤702中，检测块115的所有存储单元102的阈值。
在步骤703中，所检测的阈值与提供给每个存储单元102的预定义阈值电平相比较。在图4B所示的方案中，第一存储单元102未成功验证，而剩余的存储单元102成功验证。
在步骤704中，仅那些在步骤703中未成功验证的存储单元102被选择用于修正的第一组411。这样，在图4B中通过灰色背景示出的给定例子中，第一组411现在只包括第一存储单元102。
在随后的步骤705中，执行检查第一组存储单元411是否为空。在所示例子中，第一组存储单元411不为空，并且因此，图7所示方法从步骤706重新开始。
在步骤706中，使用单个或一序列编程脉冲编程包括在第一组存储单元411内的所有存储单元102，在此情况下只包括第一存储单元102。
编程第一组存储单元411的存储单元102之后，重复检测、验证和选择第一组存储单元411的存储单元102的步骤702、703和704，如上所述。
在图4B示出的例子中，在步骤703第二轮执行的验证步骤是成功的，因为第一存储单元102已被编程为指定的目标电平。从而，在步骤704没有存储单元被选择形成第一组存储单元411。结果，在随后的步骤705中，检查是否为空成功，并终止图7示出的方法。
在步骤702的第一轮，检测存储单元块115的所有存储单元102的阈值电平。然而，在检测步骤702的第二轮，只有四个读出放大器108之一和支持部件304和306被启用。因此，只有八个可能验证当中的五个被执行。
图4C示出根据本发明第三实施例的方案。根据第三实施例的方法包括第一和第二实施例的要素，并在图8作为流程图描述。
在第一步骤801中，要编程为第一逻辑电平的所有存储单元102被选择为第一组存储单元421。
在步骤802中，一序列编程脉冲被发送到第一组存储单元421的所有存储单元102。在图4C所示的例子中，第一组存储单元421包括第一和第四存储单元102。
在下一步骤803中，只有第一组421的存储单元102的阈值电平被检测。
在下一步骤804中，所检测的阈值与提供给第一组存储单元421每一个的预定义阈值电平相比较。如可从图4C导出的，第一存储单元102的阈值电平未达到满意的电平，而第四存储单元102的阈值电平已经达到满意的电平。
在下一步骤805中，所有那些已经达到满意阈值电平的第一组存储单元421的存储单元102从第一组421移除。因此，在步骤805中，第四存储单元102从第一组421移除。
在步骤806中执行检查，测试第一组存储单元421是否为空。如图4C所示，在所示例子中，第一存储单元102保留在第一组421中，以使用于编程的方法在步骤802继续。
如前所述，在步骤802、803和804期间，第一组存储单元421的其余存储单元102被编程，检测其阈值并验证。如图4C可见，在第二验证步骤804结尾，仅有要验证的其余存储单元102成功验证。因此，在步骤805，第一存储单元102从第一组编程单元421移除。
在最后的步骤806，检测第一组存储单元421是否为空，即块115的所有存储单元102成功验证，并结束图8所公开方法的继续。
从图4C可见，在根据图8所示方法的第三方案中，只有三个阈值电平被检测。结果，相对于执行块115所有存储单元102的完全验证的存储器件，可节省用于位线106预充电和阈值电平检测的62.5％的能量。
图4D示出根据图9中作为流程图示出的第四方法用于编程和验证存储单元102的块115的第四方案。在此例中，仅单个读出放大器108可用于阈值电平的检测，因此对于第一组存储单元431，顺序执行验证。
在第一步骤901中，要编程为第一逻辑值的所有存储单元102被标记为第一组存储单元431。在所给的例子中，块115的第一和第四存储单元102被标记。
在随后的步骤902中，执行任何存储单元102是否被标记的检查。如图4D所示例子的情况，如果至少一个存储单元102被标记，则在步骤903中，所有被标记的存储单元431用一个或几个编程脉冲编程。
在步骤904，选择存储单元块115的第一存储单元102。如果选择的存储单元102被标记，如在905检查的，则图9所示方法在步骤906继续，验证选择的存储单元。验证包括检测所选存储单元102的阈值电平以及与所选存储单元102的预定义目标值相比较。
在步骤907，确定在步骤906执行的验证是否成功。如果是图4D所示的实例，则不是这种情况，且方法在步骤909继续。然而，如果在步骤906执行的验证成功，则方法继续步骤908，其中所选存储单元102未标记，并由此从第一组存储单元431中移除。在步骤908未标记所选存储单元102之后，方法继续步骤909。
在步骤909，检查所选存储单元102是否是块115的最后存储单元102。如在所示实例中，如果不是这种情况，则方法继续步骤910，选择下一个存储单元102。在选择下一个存储单元102之后，方法继续步骤904，如上所述。如果在步骤909，存储单元102的块115的最后存储单元102被检测，则方法继续步骤902，如上所述。
如从图4D所见，在第一编程阶段之后的第一验证阶段中，第一和第四存储单元102被验证。然而在第二验证阶段，仅第四存储单元102被验证。
图5A示出使用根据图10所示方法的本发明第五实施例用于编程和验证的第五方案。根据第五方案，包括8个存储单元102的块115要被编程和验证。两个读出放大器108可用于验证，它们彼此自主工作。
在第一步骤951，第一组存储单元511被选择。根据本发明的第一实施例，第一组511可仅包括要编程到第一逻辑值的存储单元102。
在第二步骤952，通过发送一组编程脉冲到第一组511的存储单元102，来编程包含在第一组511中的存储单元102。
在下一步骤953，存储单元102的第一组511的第一小组512和第二小组513被选择。在图5A所示的实例中，包含在块115的前四个存储单元102中的第一组511的前两个存储单元102被选作第一小组512。包含在块115的后四个存储单元102中的第一组511的其余两个存储单元102被选作第二小组513。
在选择了第一小组和第二小组512和513之后，读出放大器108和相关电路组件中的每一个分别在步骤954和955中执行第一小组512和第二小组513的验证。正确验证的存储单元102可以从第一组存储单元511中移除。
由于两个读出放大器108彼此独立地工作，因为有关联的控制电路112，所以第一小组512和第二小组513的验证能以最大可能的速度执行。例如，一个读出放大器108可通过选择要预充电的下一个位线106来继续验证第一小组512的第二存储单元102，而另一读出放大器108保持连接到第二小组513的第一位线106。
当完成小组512和513的验证时，在步骤956，检查第一组存储单元511的所有存储单元102是否都已成功验证。因为在图5A所示的方案中不是这种情况，因此方法继续步骤952，再次编程所有存储单元，或保留在第一组511中的存储单元102。
在第二次执行步骤953时，第一和第二小组512和513可重新分配。因为，如图5A所示，以前的第一小组512的所有存储单元102已经成功验证，所以新的第一小组512被扩展为包括以前的第二小组513的第一存储单元102。相反，以前的第二小组513被缩小尺寸，以使它仅包含以前的第二小组513的第二存储单元102。
因此，在步骤954和955，每个读出放大器108仅仅必须在第二场合验证单个存储单元102。因为在这轮两个存储单元102都被成功验证，因此在步骤956确定这个事实之后方法结束。
为了允许读出放大器108自主工作，控制电路112和可能相关的电路组件如位线驱动器304、参考源306、多路复用器107和方向选择电路302可提供给每个读出放大器108。备选地，单个控制电路112可包括状态机，以便控制每个读出放大器108。状态机可用于存储存储单元102块115的每个存储单元102的状态。
是否所有读出放大器108都能连接到存储单元阵列101的所有位线106将取决于存储器件100的实际设计。事实上，存储器件100可包括这样的设计与控制电路相关联的两个读出放大器108用来验证存储单元102的单个块115的位线106。
图11示出包括256个读出放大器108的存储器件100的功耗方面的可能增益。在包括验证四个随后编程脉冲的验证操作期间，使越来越多的读出放大器108无效，以便节能。在最后的周期中，256个读出放大器108中仅两个保持有效。
如上所述用于验证存储单元102块115的方法也可由包括多电平单元的存储器件使用，多电平单元可编程到对应于多个逻辑状态的各种阈值电平。例如，可编程到四个阈值电平之一的存储单元可用于存储两位的数据，位的每个组合与预定义阈值或范围相关联。
因为阈值范围在多电平单元中通常比在常规的单比特存储单元102中要小得多，所以编程多电平单元以增量方式执行，其中在每个编程周期仅编程相当小的增量。由此，编程和验证周期的数量大于单比特存储单元102，导致许多验证操作具有相应的高功耗。例如，对于多电平单元的块115，可执行20个编程和验证周期。
图5B示出根据本发明第六实施例的第六方案，用于编程和验证多电平存储单元的阈值电平。在第六方案中，每个存储单元108可被编程到四个截然不同的目标阈值范围之一，每个都与预定义的位模式相关联。由此，在第六方案中编程的四个存储单元102可存储8位信息。
如前所述，只有在前一编程周期期间接收编程脉冲的那些存储单元102在随后的验证周期被验证。最初，存储单元102处于擦除状态，其是最低编程状态，例如对应于0,0V的阈值电平。由此，在图5B所示的方案中，要编程到第一阈值范围例如0,0+/-0,1V阈值电压的第一存储单元102决不被编程或验证。第四存储单元102仅被验证两次，直到它达到其预定义目标阈值范围0,5+/-0,1V内的阈值为止。只有要编程到最高可能目标阈值范围1,5+/-0,1V的第三存储单元102在每个周期被验证，即在所示实例中验证五次。
总的来说，执行了总共20个可能验证步骤当中的11个验证步骤，如果每个存储单元102在每个验证周期都已被验证的话。
权利要求
1.一种用于编程非易失性存储器件的存储单元块的方法，所述方法包括选择所述存储单元块的第一组存储单元；将至少一个编程脉冲编程到第一组的所有存储单元中；仅检测第一组的每一个所述存储单元的阈值电平；以及通过将每一个检测的阈值电平与提供给每一个第一组存储单元的预定义目标电平相比较，来验证第一组存储单元。
2.如权利要求1所述的方法，其中选择第一组存储单元包括选择要编程到第一逻辑值的所有存储单元作为第一组存储单元。
3.如权利要求1所述的方法，其中选择第一组存储单元包括检测所述存储单元块的每一个所述存储单元的第一阈值电平；通过将每一个第一检测的阈值电平与提供给所述存储单元块的每一个所述存储单元的预定义目标电平相比较，来验证所述存储单元块；以及选择未成功验证的所有存储单元作为第一组存储单元。
4.如权利要求1所述的方法，其中重复执行所述编程、检测和验证步骤，直到第一组存储单元的所有存储单元都已成功验证为止。
5.如权利要求4所述的方法，其中在验证第一组存储单元的所述步骤中，已成功验证的存储单元从第一组中移除，以便当第一组为空时，第一组存储单元的所有存储单元都已成功验证。
6.如权利要求1所述的方法，其中第一组存储单元的至少一些存储单元被顺序验证。
7.如权利要求1所述的方法，其中第一组存储单元的至少一些存储单元被并行验证。
8.一种用于编程非易失性存储器件的存储单元块的方法，所述方法包括选择要编程到编程状态的存储单元块的存储单元作为第一组；以及当第一组包含至少一个存储单元时，执行如下步骤将至少一个编程脉冲编程到第一组的所有存储单元中；仅检测第一组的每一个所述存储单元的阈值电平；将每一个检测的阈值电平和与所述编程状态相关联的预定义目标电平相比较；以及重新分配第一组，以使它仅包含阈值电平低于与所述编程状态相关联的所述预定义目标电平的存储单元。
9.如权利要求8所述的方法，其中使用如下步骤将所述存储单元块准备用于编程将所述存储单元块的所有存储单元编程到所述编程状态；以及将所述存储单元块的所有存储单元编程到擦除状态。
10.一种用于编程非易失性存储器件的存储单元块的方法，所述方法包括选择所述存储单元块的第一组存储单元；以及当第一组包含至少一个存储单元时，执行如下步骤将至少一个编程脉冲编程到第一组的所有存储单元中；仅检测第一组的每一个所述存储单元的阈值电平；以及如果所述存储单元的所检测电平位于预定义目标范围内，则从第一组中移除所述存储单元。
11.一种用于编程非易失性存储器件的存储单元块的方法，所述方法包括选择要编程的所述存储单元块的第一组存储单元；将至少一个编程脉冲并行编程到第一组的所有存储单元中；及用预定义阈值电平顺序验证所述存储单元块的存储单元的所检测阈值电平，这样做跳过不包含在第一组中的存储单元的验证。
12.如权利要求11所述的方法，其中成功验证的存储单元从第一组中移除。
13.一种用于编程非易失性存储器件的多电平存储单元块的方法，所述方法包括为所述存储单元块的每个存储单元提供目标阈值范围；将所述存储单元块的所有存储单元编程到第一最低阈值范围；以及重复执行如下步骤选择要编程到较高阈值范围的所述存储单元块的所有存储单元；将至少一个编程脉冲编程到所有选择的存储单元中；仅检测每一个选择的存储单元的阈值电平；以及如果所述存储单元的所检测阈值电平位于为该存储单元提供的目标阈值范围内，则从第一组中移除所述存储单元；直到所述存储单元块的所有存储单元都已达到它们各自的目标阈值范围为止。
14.一种非易失性存储器件，包括存储单元阵列，每个存储单元包括具有电荷存储元件的晶体管，存储在所述电荷存储元件的电荷量影响所述存储单元的阈值电平；至少一列解码器，适于通过相应的字线选择包括存储单元块的所述存储单元阵列的列；至少一个写电路，适于通过相应的位线将至少一个编程脉冲编程到所述存储单元块的所选存储单元；至少一个读出放大器，适于通过相应的位线检测可连接到所述读出放大器的所述存储单元块的存储单元的阈值电平；比较器，适于将检测的阈值电平与目标阈值电平相比较；以及至少一个控制电路，适于防止所述存储单元块的存储单元阈值电平的不必要检测。
15.如权利要求14所述的非易失性存储器件，其中所述至少一个读出放大器可选择性地连接到多条位线，用于检测所述组存储单元的相应存储单元的阈值电平；对应于所述多条位线的所述存储单元的阈值电平被顺序检测；以及所述控制电路适于跳过存储单元的阈值检测，以便防止阈值电平的不必要检测。
16.如权利要求14所述的非易失性存储器件，其中所述存储器件包括至少两个读出放大器；以及所述至少两个读出放大器适于彼此独立地操作。
17.如权利要求16所述的非易失性存储器件，其中每个读出放大器由相关联的状态机控制。
18.如权利要求14所述的非易失性存储器件，其中所述存储单元是可编程到各种阈值电平的多电平单元。
19.一种存储卡器件，包括非易失性存储单元阵列；连接到所述阵列的列解码器；连接到所述阵列的至少一个写电路；连接到所述阵列的至少一个读出放大器；以及微控制器，其中所述微控制器适于执行使得完成如下步骤的计算机程序选择所述存储单元块的第一组存储单元；将至少一个编程脉冲编程到第一组的所有存储单元中；仅检测第一组的每一个所述存储单元的阈值电平；以及通过将每一个检测的阈值电平与提供给每一个第一组存储单元的预定义目标电平相比较，来验证第一组存储单元。
20.如权利要求19所述的存储卡器件，其中重复执行所述编程、检测和验证步骤，直到第一组存储单元的所有存储单元都已成功验证为止。
全文摘要
提供了一种用于编程非易失性存储器件的存储单元块的方法。选择存储单元块的第一组存储单元。将至少一个编程脉冲编程到第一组的所有存储单元中。仅检测第一组的每一个存储单元的阈值电平。通过将每一个检测的阈值电平与提供给每一个第一组存储单元的预定义目标电平相比较，验证第一组存储单元。
文档编号G11C16/26GK101055764SQ200710097200
公开日2007年10月17日 申请日期2007年4月12日 优先权日2006年4月12日
发明者U·奥古斯丁, K·塞德尔 申请人:奇梦达闪存有限责任公司