半导体存储装置、以及其读取方法和读取电路的制作方法

专利名称：半导体存储装置、以及其读取方法和读取电路的制作方法
技术领域：
本发明涉及一种半导体存储装置，并尤其涉及一种可有效适用于半导体存 储装置读出的技术，其中在该半导体存储装置中多个存储器单元与一个位线连 接，并且位线电容很大。
背景技术：
通常，诸如掩模型ROM、 PROM和EPROM的非易失性存储器通过将各 存储单元设定为两个状态之一，即在施加读取电压时允许电流在源、漏之间流 动以及不允许电流在源、漏之间流动，设定各存储器单元存储信息。
图7所示为掩模型ROM的典型结构。存储器700包括具有以矩阵形式设 置的存储器单元的存储器单元阵列102。图8所示为存储器单元阵列102的具 体电路结构，其中存储器单元MC以矩阵形式排列。位于同一行的存储器单元 MC的栅极共同地与同一字线WL0到WLn连接。存储器单元MC中位于同一 列中的特定存储器单元的漏极根据存储在存储器单元中的数据共同地与位线 BL0到BLm连接。艮卩，漏极与位线连接的存储器单元MC为存储数据"1" 的存储器单元，而漏极与位线不连接的存储器单元为存储数据"0"的存储器 单元。存储器单元MC的源极共同地连接并且接地。通过存储器单元MC的 这种连接方式，当向所选择的字线WL和位线BL施加读取电压以读取存储在 所选存储器单元的数据时，如果存储器单元MC的漏极与位线连接，则存储器 单元电流经过存储器单元MC从位线BL流向地电势。如果存储器单元MC的 漏极处于打开状态，则从位线BL到地电势没有电流路径产生。通过确定流至 所选位线的电流，可以读取存储在所选存储器单元中的数据。
在图7中，行解码器108响应于外部接收的行地址选择在存储器单元阵列
102中运行的字线WL其中之一，并且向存储器单元MC102-1到102-8的栅极 施加读取电压。列解码器110响应于外部接收的列地址输出用于驱动列选择栅 104的位线选择信号Ysel一0到Ysel一k。在列选择栅104中，由位线选择信号 Ysel一0到Ysd—k驱动的选择晶体管104-1到104-8选择性地与连接到存储器单 元MC102-1到102-8的漏极的位线连接至读取决定电路114-1和114-2。
现在将参照图9描述对于存储在所选存储器单元MC中的数据的读取操 作。在图9中，ADD表示输入地址信号。响应于在时刻tl时地址A0输入的 地址变化，行解码器108选择具体的字线，列解码器110激活用于选择具体位 线的具体位线选择信号Ysel，并且存储器中的控制器(未示出)产生预充电信 号PR。在收到预充电信号时，预充电晶体管112-1到U2-3对连接到读取决定 电路114-1和114-2的节点NRED-1和NRED-2以及作为各读取决定电路114-1 和114-2的另一输入的基准输入节点NREF预充电到预定电势，如图9中的 NRED/NREF所示。在将读取节点NRED-1和NRED-2预充电到所示电势时， 还对响应于位线选择信号Ysd通过列选择栅104选择的位线BL进行预充电。 在时刻t2预充电操作终止，读取节点NRED-1和NRED-2的电势根据所选存 储器单元的单元电流放电。注意根据存储器单元的漏极端子是否与位线连接存 在两种类型的存储器单元， 一种允许电流流过，而另一种不允许电流流过。如 果选择漏极与位线BL连接的存储器单元MC，在时刻t2以及该时刻以后通过 存储器单元电流放电在预充电操作下存储的电荷。因此电势随时间的变化如 204所示。如果选择漏极为开路的存储器单元MC，则在预充电操作下存储的 电荷保持不变，并因此该电势如202所示。如图9中的206所示，基准节点 NREF的电势位于读取节点电势202和204之间，该基准节点NREF的电势设 计为以设定为存储单元电流的一半的基准电流放电。Sout表示读取决定电路 114-1和114-2的输出波形。在读取节点电势202或者204与基准电势206之 间的电势差达到在决定电路114-1和114-2中进行稳定读取操作所需的值时读 取数据Sout (SO)完成。在完成从读取决定电路114-1和114-2读取数据Sout (S0)的时刻t3，输入到锁存电路118-1和118-2的时钟端Cp的信号DL变 为低，从而允许通过锁存电路118-1和118-2锁存来自读取决定电路114-1和 114-2的读取数据。输出数据Dout (D0)然后从锁存电路118-1和118-2输出。
一旦通过锁存电路118-1和118-2对于读取决定电路114-1和114-2输出 的锁存过程完成，即将位线选择信号Ysel设定为"L"，释放位线选择并停止 读取决定电路114-1和H4-2的工作。同时，信号DIS变为"H"，并因此通过 位线复位电路702中的晶体管702-1到702-8放电所选位线中的剩余电荷。在 完成放电时将信号DIS设为"L"，从而结束放电操作。这样，完成一个读取 操作周期。
在时刻t4，输入下一读取地址，并重复上述的读取操作周期。
如上所述，在预充电连接到包括所选的位线的读取节点和基准节点的电 容、然后通过存储器单元电流以及基准电流放电从而执行读出的方法中，在已 经读取存储器单元中存储的数据后所选位线和基准节点中的剩余电荷必须释 放。当与所选的字线连接的所有存储器单元具有数据"0"且顺序选择位线以 执行读取时，如果不执行读取后位线放电则预充电数据将一直保持在所有位线 中。如果在该状态地址改变以选择与都具有数据"1"的存储器单元MC连接 的字线，则在位线中的剩余电荷在某一时刻会通过存储器单元释放，由于噪声 导致出现故障。为了避免该问题，每个读取周期均要执行读取后的位线放电。
基于上述描述，在上述读取方法中的读取周期除了用于行解码器108、列 解码器110等选择存储单元的操作时间以及读取决定电路114的确定时间以外 还包括预充电时间和放电时间。
在日本提前公开专利申请No.2002-216488中公开了一种縮短预充电时间 和放电时间以加速读取周期的技术。图IO示出基于该公开的技术的示例性电 路，用相同的附图标号表示与图7中的电路操作类似的元件。存储器1000与 图7中的结构的区别在于并非通过公共控制信号DIS而是通过多个控制信号 ResO到Res3控制在与位线BL连接的位线复位电路1002中的位线复位晶体 管。在该实施例中，执行控制使得在给定读取周期中读取的位线的剩余电荷放 电与下一读取周期的读取操作并行执行。
参照图ll描述该操作。响应于在时刻tl的地址AO输入的地址变化，行 解码器108选择具体字线，而列解码器110激活对应于地址AO的位线选择信 号Ysd一0。对于与通过位线选择信号Ysd_0选择的位线连接的所选存储器单 元执行类似于参照图7和图8中所描述的操作的读取操作。通过锁存电路118 锁存在该读取操作下通过读取决定电路114读取的数据Sout (S0)，并且输出
数据Dout (D0)。 一旦通过锁存电路118完成对读取决定电路114输出的锁存 过程，即将位线选择信号Ysel设定为"L"，释放位线选择并停止读取决定电 路114工作从而终止读取操作。
一旦在该周期中终止读取操作，则在时刻t4改变地址输入信号变为Al 从而启动下一周期的读取操作。在接收到地址A1时，列解码器110激活对应 于地址Al的位线选择信号Ysel—1。读取与通过位线选择信号Ysd—1选择的 位线连接的存储器单元。与该读取操作并行执行，将复位信号ResO设为"H"， 从而释放在前一读取周期读取的位线中的剩余电荷。
如上所述，在上述专利文献公开的技术中，通过与下一周期的读取操作并 行执行该读取操作终止后位线剩余电荷放电操作可以加速读取周期。
但是，在给定读取周期的位线剩余电荷放电与下一周期的读取操作并行执 行的控制过程中存在问题。由于在地址改变并且下一周期读取操作开始之后执 行位线剩余电荷放电，因此在图11所示的时间周期t6到t5同时执行下一周期 的读取操作以及前一读取位线中的剩余电荷放电。如果在读取周期选择的位线 和下一读取周期所选的位线彼此相邻，则在读取决定操作期间相邻位线的电势 可能变化，从而经耦合电容由于噪声导致对读取决定操作产生影响。这可能妨 碍稳定的读取操作。

发明内容
本发明的目的在于提供用于对读取周期中读取位线中的剩余电荷放电的 半导体存储器装置，在该装置中即使所选择的位线与前一读取周期所选择的位 线相邻，仍然可以防止在一个读取周期的读取决定操作期间由于前一读取周期 的位线剩余电荷放电导致所选位线的电势发生变化。
为了解决上述的现有技术问题，根据本发明，仅在位线选择性连接到读取 决定电路以执行读取操作期间取消选择性连接到读取决定电路的位线的复位 状态。
具体地，本发明所述的一种用于半导体存储器装置的读取方法是一种用于 包括多条字线、多条位线以及位于多条字线和多条位线的的各交叉部分之间的 存储器单元的半导体存储器装置的读取方法，位线除读取操作期间以外的全部
时间均处于复位状态，该方法包括如下步骤仅在选择用于读取的位线以及所
述位线连接到读取电路时取消位线的复位状态；通过所选的位线读取存储在所 选存储器单元中的信息；断开所选位线与所述读取电路之间的连接并在完成所 选存储器单元的读取后复位所选位线。
在本发明的读取方法的实施方式中，位线的复位状态为所述位线设定为基 准电势的状态。
在本发明的读取方法的另一实施方式中，通过从基准电势释放位线执行取 消该位线的复位状态。
可选地，本发明所述的用于半导体存储器装置的读取方法是用于包括多条 字线、多条位线以及位于多条字线和多条位线的各交叉部分之间的存储器单元 的半导体存储器装置的读取方法，位线除读取操作期间以外均处于复位状态， 该方法包括如下步骤响应于输入地址选择性将位线连接到读取电路上；响应 于输入地址取消选择性连接到读取电路的位线的复位状态；通过所选位线读取 存储在所选存储器单元中的信息；断开所选位线与所述读取电路之间的连接并 在完成所选存储器单元的读取后复位所选位线。
在本发明的读取方法的实施方式中，选择性将位线连接到读取电路上的步 骤与取消选择性连接到读取电路的位线的复位状态的步骤基本同时执行。
在本发明的读取方法的另一实施方式中，位线的复位状态为所述位线设定 为基准电势的状态。
在本发明的读取方法的再一实施方式中，通过从基准电势释放位线执行取 消该位线的复位状态。
本发明中用于半导体存储器装置的读取电路是用于包括多条字线、多条位 线以及位于多条字线和多条位线的各交叉部分之间的存储器单元的半导体存 储器装置的读取电路，该读取电路包括用于在除读取操作期间以外所有时间 复位位线的位线复位电路；用于响应于输入地址产生位线选择信号的选择信号 产生电路；用于根据位线选择信号将位线选择性地连接到读取电路的连接电 路；用于根据位线选择信号取消选择性连接到读取电路上的位线的复位状态的 位线复位取消电路；以及通过所选位线读取存储在所选存储器单元中的信息的 读取决定电路。
在本发明的读取电路的实施方式中，位线复位电路将位线设定为基准电势。
在本发明的读取电路的另一实施方式中，位线复位取消电路取消采用位线 选择信号通过位线复位电路设定的位线复位状态。
本发明所述的半导体存储器装置是包括多条字线、多条位线以及位于多条 字线和多条位线的各交叉部分之间的存储器单元的半导体存储器装置，该装置 还包括用于响应于输入地址在多条字线中选择具体字线的行解码器；用于响 应于另一输入地址输出用于在多条位线中选择具体位线的位线选择信号的列 解码器；用于读取存储在所选的存储单元中的信息的读取电路；用于根据来自 列解码器的位线选择信号选择性地将多条位线中的具休位线连接到读取电路 的列选择电路；以及用于根据来自列解码器的位线选择信号控制位线和基准电 势之间导通状态的开关电路。
在本发明的半导体存储器装置的实施方式中，半导体存储器装置还包括在 读取开始时用于充电读取节点的充电电路。
在本发明的半导体存储器装置的另一实施方式中，所述列选择电路包括N 沟道晶体管，并且开关电路包括P沟道晶体管，所述P沟道晶体管的栅极接 收和施加给N沟道晶体管的栅极一样的信号。
在本发明的半导体存储器装置的再一实施方式中，构成所述开关电路的P 沟道晶体管的电流驱动能力远小于充电电路的电流驱动能力。
在本发明的半导体存储器装置的再一实施方式中，构成所述开关电路的P 沟道晶体管的尺寸小于构成充电电路的晶体管的尺寸。
在本发明的半导体存储器装置的再一实施方式中，所述列选择电路包括第 一N沟道晶体管，而开关电路包括第二N沟道晶体管，其中该第二N沟道晶 体管的栅极接收与施加给第一 N沟道晶体管的栅极信号极性相反的信号。
在本发明的半导体存储器装置的再一实施方式中，构成所述开关电路的第 二N沟道晶体管的电流驱动能力远小于充电电路的电流驱动能力。
在本发明的半导体存储器装置的再一实施方式中，构成所述开关电路的第 二N沟道晶体管的尺寸小于构成充电电路的晶体管的尺寸。
可选地，本发明所述的半导体存储器装置是包括多条字线、多条位线以及 位于多条字线和多条位线的各交叉部分之间的存储器单元的半导体存储器装 置，该装置包括:用于响应于输入地址在多条字线中选择具体字线的行解码器; 用于响应于另一输入地址输出用于在多条位线中选择具体位线的位线选择信
号的列解码器；用于读取存储在所选的存储器单元中的读取信息的读取电路； 用于根据来自列解码器的位线选择信号在多条位线中选择具体位线的第一列 选择电路；用于根据来自列解码器的位线选择性地将第一列选择电路的输出连 接到读取电路的第二列选择电路；以及用于根据来自列解码器的位线选择信号 控制位线和基准电势之间导通状态的第一和第二开关电路。
在本发明的半导体存储器装置的实施方式中，半导体存储器装置还包括用 于在读取开始时充电读取节点的充电电路。
在本发明的半导体存储器装置的另一实施方式中，第一列选择电路包括第 一N沟道晶体管，第二列选择电路包括第二N沟道晶体管，第一开关电路包 括第一 p沟道晶体管，所述第一 P沟道晶体管的栅极接收与施加给第一 N沟 道晶体管的栅极一样的信号，而第二开关电路包括第二P沟道晶体管，所述第 二 P沟道晶体管的栅极接收与施加给第二 N沟道晶体管的栅极一样的信号。
在本发明的半导体存储器装置的再一实施方式中，构成所述第一和第二开 关电路的P沟道晶体管的电流驱动能力远小于充电电路的电流驱动能力。
在本发明的半导体存储器装置的再一实施方式中，构成所述第一和第二开 关电路的P沟道晶体管的尺寸小于构成充电电路的晶体管的尺寸。
在本发明的半导体存储器装置的再一实施方式中，所述第一列选择电路包 括第一N沟道晶体管，而第二列选择电路包括第二N沟道晶体管，第一开关 电路包括第三N沟道晶体管，其中该第三N沟道晶体管的栅极接收与施加给 第一 N沟道晶体管的栅极的信号极性相反的信号，而第二开关电路包括第四N 沟道晶体管，其中该第四N沟道晶体管的栅极接收与施加给第二 N沟道晶体 管的栅极的信号极性相反的信号。
在本发明的半导体存储器装置的再一实施方式中，构成所述第一和第二开 关电路的N沟道晶体管的电流驱动能力远小于充电电路的电流驱动能力。
在本发明的半导体存储器装置的再一实施方式中，构成所述第一和第二开 关电路的N沟道晶体管的尺寸小于构成充电电路的晶体管的尺寸。
在本发明的读取方法的一实施方式中，存储器单元为掩模型ROM单元。
在本发明所述读取方法的另一实施方式中，存储器单元为具有浮栅的两层 栅结构的非易失性存储器单元。
在本发明所述读取方法的再一实施方式中，存储器单元为具有由氧化膜-
氮化膜-氧化膜(ONO)结构的栅氧化膜的电荷撷取(chargetrap)型非易失存 储器。
因此，在根据本发明所述的用于半导体存储器装置的读取方法中，在除读 取操作期间以外的全部时间内位线都设定在复位状态。仅在选择了位线并将该 位线连接到用于读取操作的读取电路上时取消所选位线的复位状态。因此，不 必等待下一读取周期开始就可以在读取操作后启动位线剩余电荷放电，并因此 可以縮短读取周期并获得稳定的读取操作。
在根据本发明所述的用于半导体存储器装置的读取方法中，在除读取操作 期间以外的全部时间内位线都设定在复位状态。可以同时执行选择位线并将该 位线连接到用于读取操作的读取电路上的操作以及取消所选位线的复位状态 的操作。因此，可以实现以优化的时序縮短读取周期。
在根据本发明所述的用于半导体存储器装置的读取电路中，可以通过位线 选择信号控制读取操作后的位线剩余电荷放电。因此，可以通过简单的电路结 构縮短读取周期，并获得稳定的读取操作。
在根据本发明所述的半导体存储器装置中，可以通过列解码器的输出信号 控制位线选择以及读取操作后的位线剩余电荷放电。因此，可以实施通过简单 的电路结构缩短读取周期的存储器。
在根据本发明所述的半导体存储器装置中，对于位线剩余电荷放电采用多 级串联连接的列选择电路和并联连接的第一和第二开关电路。因此，可以通过 简单电路结构实现縮短读取周期的目的。


图1所示为本发明的实施方式1中的示例性存储器结构； 图2所示为图1中读取操作的时序图3所示为本发明的实施方式2中的示例性存储器结构；
图4所示为图3中读取操作的时序图5所示为本发明的实施方式3中的示例性存储器结构；
图6为实施方式4的读取操作时序图7所示为传统的存储器结构图8为存储器单元阵列图9为图7的读取操作时序图IO为改进后的传统存储器结构图；以及
图11为图io的读取操作时序图。
具体实施例方式
以下，将参照附图详细描述本发明的优选实施方式。 (实施方式1)
图1示出本发明的实施方式1所述的半导体存储器装置的示例性结构，其
中通过相同的附图标记表示和图7所示电路元件类似的元件。存储器100包括 行解码器108和列解码器(选择信号产生电路)110。行解码器108响应于外 部接收的行地址选择在存储器单元阵列102中运行的字线WL其中之一，从而 向存储器单元MC102-1到102-8的栅极施加读取电压。列解码器110响应于 外部接收的列地址产生并输出用于驱动列选择栅104的位线选择信号YsdJ) 到Ysel一k。在列选择栅(连接电路和列选择电路)104中通过位线选择信号 YselJ)到Ysd—k驱动的N沟道选择晶体管104-1到104-8选择性地将连接到 存储器单元MC102-1到102-8的漏极的位线BL-0到BL-7连接至读取决定电 路114-1和114-2。
由P沟道晶体管106-1到106-8构成的位线复位电路(位线复位电路和开 关电路)106释放位线中的剩余电荷。P沟道晶体管106-1到106-8的栅极与 来自列解码器110的位线选择信号YselJ)到Ysel一k连接，并且与列选择栅104 中连接到同一位线上的N沟道选择晶体管104-1到104-8在导通和不导通方面 以相反的方式工作。换句话说，在没有执行读取操作时在列选择栅104中的选 择晶体管104-1到104-8不导通，而此时P沟道复位晶体管106-1到106-8导 通过从而将位线设定为在基准电势的复位状态。以与下文描述的预充电晶体管 112-1到112-3相比非常小的值设定P沟道晶体管106-1到106-8的电流驱动能 力。通过输入地址信号，在来自列解码器110的位线选择信号Ysel一O到Ysel一k 的控制下选择列选择栅104中选择晶体管104-1到104-8其中之一并使其导通。 同时，与相应位线连接的P沟道复位晶体管106-1到106-8其中之一截止，使 得该位线与基准电势断开连接并且从而释放该位线的复位状态。在该状态启动 读取操作。这样，在选择并导通列选择栅104中选择晶体管104-1至lj 104-8任
意之一时，通过来自列解码器110的位线选择信号YsdJ)到Ysel一k中相应其 中之一截止P沟道复位晶体管106-1到106-8中相应之一。这构成了位线复位 取消电路107。
参照图2描述对于在所选存储器单元MC中存储的数据的读取操作。在图 2中，ADD表示输入地址信号。响应于在时刻tl时地址AO输入的地址变化， 行解码器108选择具体的字线，列解码器110激活用于选择对应于地址A0的 位线的位线选择信号Ysel—0。通过该位线选择信号Ysel—0，将与要选择的存 储器单元连接的位线连接到读取决定电路U4-l和114-2上。同时位于位线复 位电路106中的P沟道复位晶体管106-1和106-5截止，从基准电压释放所选 位线。随着在时刻tl地址的变化，存储器中的控制器(未示出)产生预充电 信号PR。在接收到预充电信号时，预充电晶体管(充电电路)112-1至lj 112-3 对连接到读取决定电路114-1和114-2的读取节点NRED-1和NRED-2以及作 为各读取决定电路114-1和114-2的另一输入的基准输入节点NREF预充电到 预定电势，如图2中的NRED/NREF所示。在将读取节点NRED-1和NRED-2 预充电到所示电势时，还对响应于位线选择信号Ysel—0通过列选择栅104选 择的位线BL进行预充电。
在时刻t2预充电操作终止，根据在选择的存储器单元中的单元电流放电 读取节点NRED-1和NRED-2的电势。注意根据存储器单元的漏极端子是否与 位线连接存在两种类型的存储器单元102， 一种允许电流流过，而另一种不允 许电流流过。如果选择漏极与位线BL连接的存储器单元MC，在时刻t2以及 该时刻以后通过存储器单元电流放电在预充电操作下存储的电荷。因此电势随 时间的变化如204所示。如果选择漏极为开路的存储器单元MC，则在时刻t2 以及该时刻以后预充电操作下存储的电荷保持不变，并因此该电势如202所 示。如图2中的206所示，基准节点NREF的电势位于读取节点电势202和 204之间，该基准节点NREF的电势用于以设定为存储单元电流的一半的基准 电流放电。Sout表示读取决定电路114-1或114-2的输出波形。在读取节点电 势202或者204与基准电势206之间的电势差达到在读取决定电路114-1和 114-2中进行稳定读取操作所需的值时读取数据Sout (S0)完成。在完成从读 取决定电路114-i和114-2读取数据Sout(S0)的时刻t3，连接到锁存电路U8-l 和118-2的时钟端Cp的信号DL变低，从而允许通过锁存电路118-1和118-2
锁存来自读取决定电路114-1和114-2的读取数据。然后从锁存电路118-1和 118-2输出输出数据Dout (D0)。
--旦通过锁存电路118-1和118-2完成对于读取决定电路114-1禾口 114-2 输出的锁存过程，读取决定电路114-1和114-2就停止工作。此外，列解码器 110的输出信号Ysel—0设定为"L"，使得列选择栅104的选择晶体管104-1 和104-5停止导通同时与相应位线连接的P-沟道复位晶体管106-1和106-5进 入导通状态，从而释放读取位线中的剩余电荷。
在前一读取周期位线剩余电荷放电完成前启动下一周期的读取操作。一旦 在通过P-沟道复位晶体管106-1和106-5进行的前一读取周期的位线剩余电荷 放电还在进行的时刻t4输入下一周期的读取地址Al，则以前一周期所执行的 方式执行下一周期的读取操作。即，响应于地址信号的改变预充电读取节点并 在预充电时间终止后通过用存储器单元电流放电执行读取决定操作。
如果通过输入地址Al选择的位线不同于通过前一输入地址A0选择的位 线，则可以在时间周期t3到t5将用于下一周期的读取操作的预充电操作与前 一读取周期的位线剩余电荷放电操作并行执行，如读取节点电势 NRED/NREF—a和NRED/NREF一b所示。在通过NRED/NREF—a所示的前-一读 取周期的操作中，在完成读取决定操作后不等下一周期开始就启动位线剩余电 荷放电操作。因此放电操作可以在下一读取周期的预充电操作时间内完成。因 此，即使在下一读取周期选择的位线与在前一读取周期选择的位线相邻，也可 以在不受由于放电操作导致的噪声影响的情况下执行读取操作。
如果通过输入地址Al选择的位线与通过前一输入地址A0选择的位线相 同，同一位线在时刻t3完成读取操作以后的位线放电时间中途切换至下一读 取周期中的预充电操作，如读取节点电势NRED/NREF—c所示。由于预充电是 用于将读取节点设定为所需电势的操作，因此该操作不受在位线中存在的剩余 电荷(若有的话)的影响。
如上所述，对于对存储器单元的读取操作来说，连接到所选位线的复位晶 体管仅在列选择栅104中的相应选择晶体管导通期间截止，所述选择晶体管用 于响应输入地址选择位线。在该控制下，位线放电操作可以和下一周期用于读 取操作的预充电操作并行执行，并且因此在获得稳定读取操作的同时縮短读取 周期。
(实施方式2)
在图1所示的结构中，位于列选择栅104中的选择晶体管104-1和104-8 为N-沟道晶体管而位线复位电路106由P-沟道晶体管106-1和106-8构成，使 得来自列解码器110的选择信号Ysd_0到Ysel—k可以用作公共控制信号。但 是，在该结构中，由于由P-沟道晶体管构成的位线复位电路106执行向地电 势放电，因此在复位后P-沟道晶体管的阈值电压保留作为位线电势。因此， 当在多条位线中存在电荷残留并且在向不同字线转换时经由存储器单元在某 时刻释放剩余电荷时出现的现有技术中所述的噪声影响问题某种程度上依然 存在。
图3所示为在位线复位以后剩余电荷变为0的示例性电路结构。图3所示 的存储器300与图1中的存储器100的不同之处在于位线复位电路304由N 沟道晶体管(第二N沟道晶体管)304-1到304-8构成，该晶体管和构成列选 择栅302的N沟道晶体管(第一N沟道晶体管)302-1至U 302-8具有一样的极 性，并且反相器306对输出自列解码器110的位线选择信号Ysel—0到Ysdjc 进行反相以用于驱动由N沟道晶体管304-1到304-8的栅极。
因此，类似于构成图1所示的位线复位电路106的P沟道晶体管106-1到 106-8，构成位线复位电路304的N沟道晶体管304-1到304-8与列选择栅302 的N沟道晶体管302-1到302-8以相反的导通/截止方式工作。在图3所示的 结构中，通过位线复位电路304中的N沟道晶体管304-1到304-8执行位线的 复位操作，可以放电位线中的剩余电荷使得位线电势的值变为地电势。
图4所示为图3所示存储器的操作波形，与图2所示的波形的不同之处在 于在通过如上所述读取节点NRED-a和NRED-b进行读取决定操作后的位线复 位操作中，通过N沟道晶体管304-1到304-8将剩余电荷放电为接近地电势。
如上所述，通过图3所示的结构，在对于所选位线执行读取操作以后通过 放电操作将剩余电荷减少到几乎为0。这使得减少在随着地址变化向不同字线 转换时可以通过存储器单元减小由于剩余电荷的放电导致的噪声的影响。
(实施方式3)
在图1和图3中，所示为列选择栅104和302由连接到位线上的一级选择 晶体管104-1到104-8和302-1到302-8构成。为了减少列解码器110所需的
位线选择信号数量，该列选择栅还可以由多个串联连接的级构成。
图5所示为列选择栅由两个串联连接选择晶体管级构成的示例性存储器
结构。在图5所示的存储器500中，该列选择栅具有包括第一列选择栅(第一 列选择电路)505和第二列选择栅(第二列选择电路)506的两级结构，其中 第一列选择栅505由N-沟道晶体管505-1、 505-2、 505-5和505-6构成，第二 列选择栅506由第二 N-沟道晶体管506-1和506-2构成。通过由第一列解码器 508输出的位线选择信号Ysel一OO到Ysd—03以及由第二列解码器510输出的 位线选择信号Ysel一lO和Ysel一ll分别驱动N-沟道晶体管。在对应于输入地址 的位线选择中，在第一列选择栅505和第二列选择栅506中串联连接的选择晶 体管组合中，与在两个选择栅中均处于导通状态的选择晶体管连接的位线与读 取决定电路114-1和114-2连接。
通过图5所示的结构，可以明显降低从列解码器输出的位线选择信号的数
在图5所示的存储器结构中，列选择栅具有包括第一列选择栅505和第二 列选择栅506的两级结构，位线复位电路502包括通过从第一列解码器508 输出的选择信号驱动的第一P-沟道复位晶体管(第一开关电路)502-1到502-6 以及通过从第二列解码器510输出的选择信号驱动的第二 P-沟道复位晶体管 (第二开关电路)504-1到504-6。第一P-沟道复位晶体管之一和第二P-沟道 复位晶体管之一并联连接到位线之一。
通过上述结构，对于所选存储器单元的读取时，两个并联的P-沟道晶体 管均处于截止状态从而取消所选位线的复位状态并因此执行读取操作，其中所 述两个并联的P-沟道晶体管与连接到在第一列选择栅505和第二列选择栅506 的选择晶体管串联连接的组合中导通的两个选择晶体管的位线连接。对于连接 到除了所选位线以外的位线的两个并联P沟道晶体管，其中的一个或者两个晶 体管为导通状态，因此位线保持在复位状态。
因此，除了两种类型的位线选择信号同时变"H"以驱动串联连接的列选 择栅505和506以外，图5所示的存储器可以执行和图2的时序图一样的读取 操作。
注意在图5所示的存储器结构中，位线复位电路502由P沟道晶体管构成， 参照图2所述，在读取操作后在位线剩余电荷放电中保留和阈值电压等效的电 荷。此外，在具有图5所示的两级列选择栅的存储器结构中，该位线复位电路
可以由N沟道晶体管构成并且可以通过反相从第一列解码器508和第二列解 码器510输出的位线选择信号获得的信号驱动N沟道晶体管的栅极。通过该 结构，如参照图3和图4所述，位线在读取操作后可以无电荷剩余地放电到基 准电势。
(实施方式4)
如上所述，在图l、 3和5所示的电路结构中，为了保证在对选择用于读 取的位线预充电操作期间完成前一周期的剩余电荷放电，所述位线复位晶体管 106、 304和502必须具有和预充电晶体管112同等程度的电流驱动能力。
因此，需要以一定间距(pitch)设置的位线复位晶体管106、 304和502 的布图面积太大而不可忽略。具体地，在采用图5所示的多级列选择栅的结构 中，必须以一定位线间距设置用于每条位线的多个不同的位线复位晶体管，这 些晶体管的布图面积增加，由此妨碍了低成本实施。
现在将描述一种既能抑制位线复位晶体管布图面积增加又能克服由于剩 余电荷放电导致噪声影响的方法。
图6示出和图5具有同样电路结构的读取操作的时序图，但是将P沟道复 位晶体管502的电流驱动能力设为很小值。
参照图6，该操作从时刻tl输入地址A0直到在时刻t3通过锁存电路118 锁存读取数据与参照图2所述的操作一样。在通过锁存电路118锁存读取数据 完成以后，所述与位线连接的P沟道复位晶体管502立即变为导通，释放读取 位线中的剩余电荷。此时，由于P沟道复位晶体管502的电流驱动能力具有小 值，因此读取节点NRED/NREF一a的电势随着P沟道复位晶体管502的小驱动 电流以缓坡下降。
如果在时刻t4启动的下一周期读取时选择的位线不同于在前一周期读取 时选择的位线，则在时刻t4以及t4以后预充电读取节点NRED/NREF—b的电 势并随后执行读取决定操作。在这些操作期间，如同由节点NRED/NREF一a 的电势所示，缓慢地执行前一周期读取时选择的位线的剩余电荷放电。
如上所述，通过将P沟道复位晶体管502的电流驱动能力设定为小值，可 以并行执行下一周期的读取操作和前一周期读取时选择的位线的剩余电荷放
电操作。因此，即使下一周期读取操作选择的位线与前一周期读取选择的位线 相邻，也可以抑制由于位线剩余电荷放电导致的影响。可以设定P沟道复位晶 体管502的电流能力从而在随后多个读取操作周期执行以后完成该读取操作 后的位线剩余电荷放电。通过这样，可以避免由于多条位线剩余电荷放电不一 致导致的故障问题。
如果通过输入地址Al选择的位线和通过输入地址A0选择的位线一样， 如读取节点NRED/NREF一c的电势所示，同一条位线在时刻t3的读取操作完 成以后的位线放电期间中途转为下一读取周期的预充电操作。由于该预充电是 以所需电势设定读取节点的操作，因此该操作不受位线中存在的剩余电荷放电 的影响。
在上述的实施例中，采用掩模型ROM作为存储器。自然地，应该注意到 在针对以读取电流值的大小作为信息的存储器的电路操作中存在类似性能，所 述存储器的例子，非易失存储器，如PROM、 EPROM、 EEPROM和在每个存 储器单元中具有浮栅的双层栅结构的快闪EEPROM，以及采用由氧化膜-氮化 膜-氧化膜(ONO)结构的栅氧化膜的电荷撷取(charge trap)型非易失存储器。
尽管己经在优选实施方式中描述了本发明，但是显然对于熟悉本领域的技 术人员来说可以通过多种方式修改公开的发明并可以设想除上述具体阐述和 描述的内容以外的许多实施方式。因此，本发明意欲通过所附权利要求书覆盖 所有落入本发明精神和范围的所有修改。
权利要求
1、一种用于半导体存储器装置的读取方法，所述半导体存储器装置包括多条字线、多条位线以及位于多条字线和多条位线的各交叉部分之间的存储器单元，所述位线除读取操作期间以外的全部时间均处于复位状态，该方法包括仅在选择用于读取的位线以及将所述位线连接到读取电路期间取消位线的复位状态；通过所选的位线读取存储在所选存储器单元中的信息；以及断开所选位线与所述读取电路之间的连接并在完成所选存储器单元的读取后复位所选位线。
2、 根据权利要求1所述的方法，其特征在于，所述位线的复位状态为所 述位线设定为基准电势的状态。
3、 根据权利要求1所述的方法，其特征在于，通过从基准电势释放位线 执行取消该位线的复位状态。
4、 根据权利要求1所述的方法，其特征在于，所述存储器单元为掩模型 ROM单元。
5、 根据权利要求1所述的方法，其特征在于，所述存储器单元为具有浮 栅的两层栅结构的非易失性存储器单元。
6、 根据权利要求1所述的方法，其特征在于，所述存储器单元为具有由 氧化膜-氮化膜-氧化膜结构的栅氧化膜的电荷撷取型非易失存储器。
7、 一种用于半导体存储器装置的读取方法，所述半导体存储器装置包括 多条字线、多条位线以及位于多条字线和多条位线的各交叉部分之间的存储器 单元，所述位线除读取操作期间以外的所有时间均处于复位状态，该方法包括 如下歩骤响应于输入地址选择性地将位线连接到读取电路上；响应于所述输入地址取消选择性连接到读取电路的所述位线的复位状态； 通过所选位线读取存储在所选存储器单元中的信息；以及 断开所选位线与所述读取电路之间的连接并在完成所选存储器单元的读 取后复位所选位线。
8、 根据权利要求7所述的方法，其特征在于，所述选择性将位线连接到 读取电路上的步骤与所述取消选择性连接到读取电路的位线的复位状态的步 骤基本同时执行。
9、 根据权利要求7所述的方法，其特征在于，所述位线的复位状态为所 述位线设定为基准电势的状态。
10、 根据权利要求7所述的方法，其特征在于，通过从基准电势释放所述执行取消所述位线的复位状态。
11、 一种用于半导体存储器装置的读取电路，所述半导体存储器装置包括 多条字线、多条位线以及位于多条字线和多条位线的各交叉部分之间的存储器单元，该读取电路包括位线复位电路，用于在除读取操作期间以外的所有时间复位位线；选择信号产生电路，用于响应于输入地址产生位线选择信号；连接电路，用于根据所述位线选择信号将位线选择性地连接到读取电路；位线复位取消电路，用于根据位线选择信号取消选择性地连接到读取电路上的位线的复位状态；以及读取决定电路，用于通过所选位线读取存储在所选存储器单元中的信息。
12、 根据权利要求11所述的读取电路，其特征在于，所述位线复位电路 将位线设定为基准电势。
13、 根据权利要求11所述的读取电路，其特征在于，所述位线复位取消 电路取消采用位线选择信号通过位线复位电路设定的位线复位状态。
14、 一种半导体存储器装置，其包括多条字线、多条位线以及位于多条字 线和多条位线的各交叉部分之间的存储器单元，该装置还包括行解码器，用于响应于输入地址在多条字线中选择具体字线； 列解码器，用于响应于另一输入地址输出用于在多条位线中选择具体位线的位线选择信号；读取电路，用于读取存储在所选的存储单元中的信息； 列选择电路，用于根据来自列解码器的位线选择信号选择性地将多条位线中的具体位线连接到读取电路；以及开关电路，用于根据来自列解码器的位线选择信号控制位线和基准电势之间导通状态。
15、 根据权利要求14所述的半导体存储器装置，其特征在于，还包括充 电电路，用于在读取开始时充电读取节点。
16、 根据权利要求15所述的半导体存储器装置，其特征在于，所述列选 择电路包括N沟道晶体管，并且所述开关电路包括P沟道晶体管，该P沟道晶体管的栅极接收与施加给N 沟道晶体管的栅极的信号一样的信号。
17、 根据权利要求16所述的半导体存储器装置，其特征在于，构成所述 开关电路的P沟道晶体管的电流驱动能力远小于所述充电电路的电流驱动能 力。
18、 根据权利要求16所述的半导体存储器装置，其特征在于，构成所述 开关电路的P沟道晶体管的尺寸小于构成所述充电电路的晶体管尺寸。
19、 根据权利要求15所述的半导体存储器装置，其特征在于，所述列选 择电路包括第一 N沟道晶体管，并且所述开关电路包括第二 N沟道晶体管， 其中该第二 N沟道晶体管的栅极接收与施加给第一 N沟道晶体管的栅极的信 号极性相反的信号。
20、 根据权利要求19所述的半导体存储器装置，其特征在于，构成所述 开关电路的第二 N沟道晶体管的电流驱动能力远小于所述充电电路的电流驱 动能力。
21、 根据权利要求19所述的半导体存储器装置，其特征在于，构成所述 开关电路的第二N沟道晶体管的尺寸小于构成所述充电电路的晶体管尺寸。
22、 一种半导体存储器装置，所述半导体存储器装置包括多条字线、多条 位线以及位于多条字线和多条位线的各交叉部分之间的存储器单元，该装置还 包括-行解码器，用于在响应于输入地址在多条字线中选择具体字线； 列解码器，用于响应于另一输入地址输出用于在多条位线中选择具体位线的位线选择信号；读取电路，用于读取存储在所选的存储器单元中的信息； 第一列选择电路，用于根据来自列解码器的位线选择信号在多条位线中选择具体位线；第二列选择电路，用于根据来自列解码器的位线选择信号选择性地将第一 列选择电路的输出连接到读取电路；以及第一和第二开关电路，用于根据来自列解码器的位线选择信号控制位线和 基准电势之间的导通状态。
23、 根据权利要求22所述的半导体存储器装置，其特征在于，还包括充 电电路，用于在读取开始时充电读取节点。
24、 根据权利要求22所述的半导体存储器装置，其特征在于， 第一列选择电路包括第一 N沟道晶体管， 第二列选择电路包括第二 N沟道晶体管，第一开关电路包括第一 P沟道晶体管，所述第一 P沟道晶体管的栅极接 收与施加给第一N沟道晶体管的栅极一样的信号，以及第二开关电路包括第二 P沟道晶体管，所述第二 P沟道晶体管的栅极接 收与施加给第二 N沟道晶体管的栅极一样的信号。
25、 根据权利要求24所述的半导体存储器装置，其特征在于，构成所述 第一和第二开关电路的P沟道晶体管的电流驱动能力远小于所述充电电路的 电流驱动能力。
26、 根据权利要求24所述的半导体存储器装置，其特征在于，构成所述 第一和第二开关电路的P沟道晶体管的尺寸小于构成所述充电电路的晶体管 的尺寸。
27、 根据权利要求22所述的半导体存储器装置，其特征在于， 所述第一列选择电路包括第一N沟道晶体管， 所述第二列选择电路包括第二 N沟道晶体管，所述第一开关电路包括第三N沟道晶体管，其中该第三N沟道晶体管的 栅极接收与施加给第一N沟道晶体管的栅极的信号极性相反的信号，以及所述第二开关电路包括第四N沟道晶体管，其中该第四N沟道晶体管的 栅极接收与施加给第二 N沟道晶体管的栅极的信号极性相反的信号。
28、 根据权利要求27所述的半导体存储器装置，其特征在于，构成所述 第一和第二开关电路的N沟道晶体管的电流驱动能力远小于所述充电电路的 电流驱动能力。
29、 根据权利要求27所述的半导体存储器装置，其特征在于，构成所述 第一和第二开关电路的N沟道晶体管的尺寸小于构成所述充电电路的晶体管 的尺寸。
全文摘要
在用于对读取周期中读取位线上的剩余电荷放电的半导体存储器装置中，位线在除读取操作期间以外的全部时间均处于复位状态。当选择并且连接到用来读取的读取电路时，取消位线的复位状态并且通过所选的位线读取存储在所选存储器单元中的信息。在完成存储器单元读取后，所选位线与所述读取电路之间断开连接并复位，从而在下一周期读取操作以前完成读取位线中的剩余电荷放电。这样确保在下一读取周期的读取决定操作期间，所选的位线电势不会随着前一读取周期的位线剩余电荷放电而改变。
文档编号G11C16/26GK101101785SQ200710096988
公开日2008年1月9日 申请日期2007年4月26日 优先权日2006年7月5日
发明者森俊树 申请人:松下电器产业株式会社