半导体集成电路及其测试方法

专利名称：半导体集成电路及其测试方法
技术领域：
本发明涉及半导体集成电路及其测试方法。
技术背景图U是示出了半导体存储器芯片121的结构示例的图。半导体存储 器芯片121包括测试模式信号产生电路122、激光熔丝电路125、内部电 势产生电路123和存储器核心(存储器单元阵列)124。测试模式信号产 生电路122包括易失性存储器，并且输出修整码TM作为该易失性存储器 中的测试模式信号。修整码TM是用于向加方向或减方向调整内部电势的 水平的信号。激光熔丝电路125是具有激光熔丝的非易失性存储器，并且 与测试模式信号产生电路122相类似地输出修整码LF。内部电势产生电路 123根据修整码TM或LF产生内部电势，并且将内部电势提供给存储器核 心124。存储器核心124基于内部电势进行操作并存储多个数据。存在针对半导体存储器芯片121的两个测试。 一个是在激光熔丝电路125中的激光熔丝切断处理之前的测试。另一个是在激光熔丝电路125中 激光熔丝切断处理之后的测试。在激光熔丝切断处理之前的测试中，内部 电势产生电路123基于修整码TM产生内部电势。在激光熔丝切断处理之 后的测试中，内部电势产生电路基于修整码LF产生内部电势。图12是示出了激光熔丝切断处理之前的测试过程示例的图。下文将 描述一个示例，其中半导体晶圆上的十六个(第一到第十六)半导体存储 器芯片121被测试。步骤S1201到S1217是针对第一测试项目的测试。首先，在步骤 S1201中，测试仪设置第一半导体存储器芯片121的测试模式信号产生电 路122中的易失性存储器中的修整码TM。接下来，在步骤S1202中，测 试仪设置第二半导体存储器芯片121的测试模式信号产生电路122中的易整码TM。接下来，测试仪类似地设置第三到第十五半导体存储器芯片121的测试模式信号产生电路122中的易失性存储器中的 修整码TM。最后，在步骤S1216中，测试仪设置第十六半导体存储器芯 片121的测试模式信号产生电路122中的易失性存储器中的修整码TM。 由此，第一到第十六半导体存储器芯片121根据相应的修整码TM产生内 部电势并将内部电势提供给存储器核124。接下来，在步骤1217中，测试 仪执行对第一到第十六半导体存储器芯片121的第一测试项目的测试。当对第一测试项目的测试结束时，所有半导体存储器芯片121的电源 被关断以进行初始化。然后，测试模式信号产生电路122中的易失性存储 器所存储的修整码TM被清除。接下来，所有半导体存储器芯片121的电 源再次被接通，以便执行对第二项目的测试。接下来，步骤S1221到S1237是针对第二测试项目的测试。首先，在 步骤S1221中，测试仪设置第一半导体存储器芯片121的测试模式信号产 生电路122中的易失性存储器中的修整码TM。接下来，在步骤S1222到 S1236中，测试仪设置第二到第十六半导体存储器芯片121的测试模式信 号产生电路122中的易失性存储器中的修整码TM。由此，第一到第十六 半导体存储器芯片121根据相应的修整码TM产生内部电势并将内部电势 提供给存储器核124。接下来，在步骤1237中，测试仪执行对第一到第十 六半导体存储器芯片121的第二测试项目的测试。当对第二测试项目的测试结束时，所有半导体存储器芯片121的电源 被关断以进行初始化。然后，测试模式信号产生电路122中的易失性存储 器所存储的修整码TM被清除。接下来，所有半导体存储器芯片121的电 源再次被接通，以便执行对第三测试项目的测试。接下来，步骤S1241到S1257是针对第三测试项目的测试。首先，在 步骤S1241到S1256中，测试仪设置第一到第十六半导体存储器芯片121 的测试模式信号产生电路122中的易失性存储器中的修整码TM。由此， 第一到第十六半导体存储器芯片121根据相应的修整码TM产生内部电势 并将内部电势提供给存储器核124。接下来，在步骤1257中，测试仪执行 对第一到第十六半导体存储器芯片121的第三测试项目的测试。 当对第三测试项目的测试结束时，所有半导体存储器芯片121的电源 被关断以进行初始化。然后，测试模式信号产生电路122中的易失性存储器所存储的修整码TM被清除。接下来，所有半导体存储器芯片121的电 源再次被接通，以便执行对第四测试项目的测试。接下来，步骤S1261到S1277是针对第四测试项目的测试。首先，在 步骤S1261到S1276中，测试仪设置第一到第十六半导体存储器芯片121 的测试模式信号产生电路122中的易失性存储器中的修整码TM。由此， 第一到第十六半导体存储器芯片121根据相应的修整码TM产生内部电势 并将内部电势提供给存储器核124。接下来，在步骤1277中，测试仪执行 对第一到第十六半导体存储器芯片12的第四测试项目的测试。当对第四测试项目的测试结束时，所有半导体存储器芯片121的电源 被关断以进行初始化。然后，测试模式信号产生电路122中的易失性存储 器所存储的修整码TM被清除。接下来，所有半导体存储器芯片121的电 源再次被接通，以便执行对第五测试项目的测试。接下来，步骤S1281到S1297是针对第五测试项目的测试。首先，在 步骤S1281到S1296中，测试仪设置第一到第十六半导体存储器芯片121 的测试模式信号产生电路122中的易失性存储器中的修整码TM。由此， 第一到第十六半导体存储器芯片121根据相应的修整码TM产生内部电势 并将内部电势提供给存储器核124。接下来，在步骤1297中，测试仪执行 对第一到第十六半导体存储器芯片121的第五测试项目的测试。下文中，按照前述方式对多个测试项目重复类似的处理。在激光熔丝 切断之前的测试中，执行对存储器核124的写/读测试，以检测不合格的存 储器单元的地址。在那种情况下，希望在内部电势取决于修整码LF的状 态下执行测试。然而，由于测试是在激光熔丝切断之前执行的，因此半导 体存储器芯片121中的激光熔丝电路(非易失性ROM) 125还没有存储适 当的修整码LF。因而，在内部电势的修整码TM被预先存储在半导体存储 器芯片121中的测试模式信号产生电路122的锁存器(易失性存储元件) 中之后，上述写/读测试被执行。同时，随着半导体存储器的小型化，必须 测试大量的项目。对每个项目的测试从电源的激活开始被执行，并且最后 结束于电源的关断。在下面的专利文献1中，描述了一种包括熔丝部分、解码器部分和晶 体管组的修整电路。在下面的专利文献2中，描述了一种延迟时间调节电路，其包括选择 熔丝和多路复用器，所述选择熔丝响应于熔丝切断信号被切断，所述多路 复用器在选择熔丝的控制下选择延迟控制信号或熔丝码信号中的一个并将 其输出到可变延迟电路。在下面的专利文献3中，描述了一种片上电路，其用于切断熔丝，以精确地修整密封在塑料封装器件中的模拟集成电路。[专利文献1]日本专利申请早期公开No. Hei 3-283638 [专利文献2]日本专利申请早期公开No. 2003-69397 [专利文献3]日本专利申请早期公开No. Hei 7-183387 在激光熔丝切断之前的测试中，由于十六个半导体存储器芯片121中 的每一个的要存储在半导体存储器芯片121中的修整码TM各不相同，所 以在执行对相应项目的测试之前，要多次执行使芯片中的锁存器存储修整 码TM的操作，执行该操作的次数等于同时被测试的芯片的数目。当为了 縮短测试时间而增加同时被测试的芯片的数目时，存在一个问题，即用在 使芯片中的锁存器存储修整码TM的操作上的时间变得非常多，导致不能 充分达到縮短时间的效果。发明内容本发明的目的在于提供一种能够縮短测试时间并且提高可靠性的半导 体集成电路及其测试方法。根据本发明的一个方面，提供了一种半导体集成电路，其包括被使得 通过激光辐射来存储第一修整码的激光熔丝电路，被使得通过电压施加来 存储第二修整码的电熔丝电路，以及根据第一或第二修整码调整电势水平 或定时的调整电路。


图1是示出了半导体存储器芯片(半导体集成电路)的结构示例的图；图2是示出了在激光熔丝切断处理之前的测试过程示例的图；图3是示出了半导体存储器芯片中的测试模式信号产生电路的结构示例的电路图；图4是示出了图3的电路的操作示例的时序图；图5是示出了要连接到图3的测试模式信号产生电路的结构示例的电 路图；图6是示出了地址信号和修整码的种类的对应关系的图；图7是示出了图1的选择器和内部电势产生电路的结构示例的电路图；图8是示出了图7的修整码解码器和选择器的结构示例的电路图； 图9是示出了图l的电熔丝电路的结构示例的图；图10是在电源激活时包括电熔丝电路的半导体存储器芯片的时序图；图11是示出了半导体存储器芯片的结构示例的图；图12是示出了在激光熔丝切断处理之前的测试过程示例的图；图13是示出了半导体晶圆的结构示例的图；图14是示出了第一半导体存储器芯片到第十六半导体存储器芯片和 用于测试第一半导体存储器芯片到第十六半导体存储器芯片的测试仪的 图；以及图15是示出了半导体存储器芯片的测试过程示例的图。
具体实施方式
图13是示出了根据本发明实施例的半导体晶圆1300的结构示例的 图。例如，在半导体晶圆1300上形成有十六个半导体存储器芯片，即第 一半导体存储器芯片1301到第十六半导体存储器芯片1316。图14是示出了第一半导体存储器芯片1301到第十六半导体存储器芯 片1316和用于检查第一半导体存储器芯片1301到第十六半导体存储器芯
片1316的测试仪1401的图。测试仪14Q1输出写使能信号/WE、输出使能 信号/OE和地址信号A0到A22，这些信号对于十六个半导体存储器芯片 1301到1316是公用的。另外，对于十六个半导体存储器芯片1301到1316 中的每一个，测试仪1401输出单独的芯片使能信号/CE并且输入和输出单 独的数据DQ。测试仪1401可以同时测试十六个半导体存储器芯片1301 到1316。以晶圆状态对多个半导体存储器芯片1301到1316同时执行测试，以 便縮短测试时间。在这种情况下，多个半导体存储器芯片1301到1316所 公用的地址信号A0到A22的端子和决定写/读的控制端子(/WE、 /OE) 被连接到测试仪1401，因此减少了到测试仪1401的连接信号的数目。对 于半导体存储器芯片1301到1316中的每一个，数据DQ的端子被分别连 接到测试仪1401。因为必须对半导体存储器芯片1301到1316中的每一个 执行合格/不合格的判断。另外，对于半导体存储器芯片1301到1316中的 每一个，芯片选择控制端子(/CE)被预先分别连接到测试仪1401，以实 现对半导体存储器芯片1301到1316中的每一个的控制，使得可以对半导 体存储器芯片1301到1316中的每一个进行单独控制。图1是示出了半导体存储器芯片(半导体集成电路)121的结构示例 的图。半导体存储器芯片121对应于上述半导体存储器芯片1301到 1316。图1比图11多增加了电熔丝(eFuse)电路126和选择器127。半导体存储器芯片121包括测试模式信号产生电路122、激光熔丝电 路125、电熔丝电路126、选择器127、内部电势产生电路123和存储器核 (存储器单元阵列)124。测试模式信号产生电路122包括易失性存储器 并且输出修整码TM作为易失性存储器中的测试模式信号。修整码TM是 用于向加方向或减方向调整内部电势的水平的信号。激光熔丝电路125是 包括激光熔丝的非易失性存储器，并且与测试模式信号产生电路122相类 似地存储和输出修整码LF。电熔丝电路126是包括电熔丝的非易失性存储 器，并且与测试模式信号产生电路122相类似地存储和输出修整码EF。选 择器127输入来自测试模式信号产生电路122的控制信号CTL，并且根据 控制信号CTL选择修整码TM、 LF和EF中的一个，并将该修整码输出到 内部电势产生电路123。内部电势产生电路123根据选择器127所输出的 修整码产生内部电势，并将该内部电势提供给存储器核124。存储器核 124基于内部电势进行工作，并存储多个数据。图15是示出了半导体存储器芯片121的测试过程示例的图。可以通 过激光辐射切断激光熔丝电路125中的激光熔丝。可以使激光熔丝根据激 光熔丝的切断状态或连接状态来存储数据(修整码LF)。在步骤S1501中，在激光熔丝切断处理之前，以半导体晶圆状态在激 光熔丝电路125中对半导体存储器芯片121执行测试。在这些测试中，多 个测试项目被测试。首先，使得电熔丝电路126存储修整码EF。可以通过 在电熔丝的两端上施加高电压来切断电熔丝电路126中的电熔丝。可以使 得电熔丝根据电熔丝的切断状态或连接状态来存储修整码EF。选择器127 选择并输出由电熔丝电路126输出的修整码EF。内部电势产生电路123根 据修整码EF产生内部电势并将该内部电势提供给存储器核124。存储器核 124基于内部电势执行用于测试的操作。接下来，在步骤S1502中，执行激光熔丝切断处理。更具体而言，激 光LS被辐射到半导体晶圆1300上的半导体存储器芯片121上，以使得半 导体存储器芯片121中的激光熔丝电路125的激光熔丝存储修整码LF。接下来，在步骤S1503中，在激光熔丝切断处理之后，以半导体晶圆 状态对半导体存储器芯片121执行测试。选择器127选择并输出由激光熔 丝电路125输出的修整码LF。内部电势产生电路123根据修整码LF产生 内部电势并将该内部电势提供给存储器核124。存储器核124基于内部电 势执行用于测试的操作。同时，在半导体存储器芯片121中，通过使用激光熔丝电路125，可 以利用另一备用的存储器单元来替换存储器核124中的不合格存储单元。 激光熔丝是通过在布线层上辐射激光而被切断从而执行写入的非易失性 ROM。例如，可以使激光烙丝在未被切断的状态(即导电状态)下存储 "0"，并且在被切断的状态(即不导电状态)下存储"1"。通过使激光 熔丝存储不合格存储器单元的地址，执行上述替换。同时，在内部电势产 生电路123中，由于半导体晶圆表面中晶体管特性的变化的影响，使得所
产生的电压值偏离所预期的电压值。因而，同样利用激光熔丝电路125，使得修整码LF被存储在半导体存储器芯片中，并且对半导体存储器芯片中的每一个进行修整。在这种环境下，作为在晶圆状态下对半导体存储器芯片的测试，存在两个步骤S1501禾n S1503的测试。步骤S1501是激光熔丝切断之前的测 试，并且在该步骤中执行对不合格存储器单元的地址的检测和对内部电势 的修整值的检测，以及对其中不可能用备用的存储器单元进行替换/不可能 修整的半导体存储器芯片的选择。歩骤S1503是激光熔丝切断之后的测 试，并且检査不合格的存储器单元是否被备用的存储器单元所替换以便可 以执行正常的写/读、内部电势是否是所预期的电势，等等。图2是示出了步骤S1501的激光熔丝切断处理之前的测试过程示例的 图。首先，在步骤S201中，测试仪1401为第一半导体存储器芯片1301 中的电熔丝电路126设置修整码EF。更具体而言，使得电熔丝电路126中 的触发器存储修整码EF。接下来，在步骤S202中，测试仪1401为第二半 导体存储器芯片13Q2中的电熔丝电路126设置修整码EF。接下来，测试 仪1401类似地为第三半导体存储器芯片1303到第十五半导体存储器芯片 1315中的电熔丝电路126设置修整码EF。接下来，在步骤S216中，测试 仪1401为第十六半导体存储器芯片1316中的电熔丝电路126设置修整码 EF。由于半导体存储器芯片1301到1316中的每一个的修整码EF各不相 同，所以修整码被分别设置。接下来，在步骤S217中，测试仪1401引导 第一半导体存储器芯片1301到第十六半导体存储器芯片1316中的电熔丝 电路126的电熔丝写入上述修整码。由此，半导体存储器芯片1301到 1316实现了修整码EF的写入。在电熔丝电路126中，修整码EF被存储。当上述对电熔丝的写入结束时，所有半导体存储器芯片1301到1316 的电源被关断以进行初始化。由于电熔丝电路126中的电熔丝是非易失性 存储器，因此即使电源被关断，所存储的修整码EF也仍被保持。接下 来，为了执行对第一测试项目的测试，所有半导体存储器芯片1301到 1316的电源再次被接通。接下来，在步骤S221中，第一半导体存储器芯片1301到第十六半导
体存储器芯片1316根据电熔丝电路126所存储的修整码EF产生内部电 势，并将该内部电势提供给存储器核124。接下来，在步骤S222中，观U试 仪1401执行对第一半导体存储器芯片1301到第十六半导体存储器芯片 1316的第一测试项目的测试。当对第一测试项目的测试结束时，所有半导体存储器芯片1301到 1316的电源被关断以进行初始化。由于电熔丝电路126中的电熔丝是非易 失性存储器，因此即使电源被关断，所存储的修整码EF也仍被保持。接 下来，为了执行对第二测试项目的测试，所有半导体存储器芯片1301到 1316的电源再次被接通。接下来，在步骤S231中，第一半导体存储器芯片1301到第十六半导 体存储器芯片1316根据电熔丝电路126所存储的修整码EF产生内部电 势，并将该内部电势提供给存储器核124。接下来，在步骤S232中，测试 仪1401执行对第一半导体存储器芯片1301到第十六半导体存储器芯片 1316的第二测试项目的测试。当对第二测试项目的测试结束时，所有半导体存储器芯片1301到 1316的电源被关断以进行初始化。由于电熔丝电路126中的电熔丝是非易 失性存储器，因此即使电源被关断，所存储的修整码EF也仍被保持。接 下来，为了执行对第三测试项目的测试，所有半导体存储器芯片1301到 1316的电源再次被接通。接下来，在步骤S241中，第一半导体存储器芯片1301到第十六半导 体存储器芯片1316根据电熔丝电路126所存储的修整码EF产生内部电 势，并将该内部电势提供给存储器核124。接下来，在步骤S242中，测试 仪1401执行对第一半导体存储器芯片1301到第十六半导体存储器芯片 1316的第三测试项目的测试。当对第三测试项目的测试结束时，所有半导体存储器芯片1301到 1316的电源被关断以进行初始化。由于电熔丝电路126中的电熔丝是非易 失性存储器，因此即使电源被关断，所存储的修整码EF也仍被保持。接 下来，为了执行对第四测试项目的测试，所有半导体存储器芯片1301到 1316的电源再次被接通。接下来，在步骤S251中，第一半导体存储器芯片1301到第十六半导 体存储器芯片1316根据电熔丝电路126所存储的修整码EF产生内部电 势，并将该内部电势提供给存储器核124。接下来，在步骤S252中，测试 仪1401执行对第一半导体存储器芯片1301到第十六半导体存储器芯片 1316的第四测试项目的测试。下文中，按照前述方式对多个测试项目重复类似的处理。在激光熔丝 切断之前的测试中，执行对存储器核124的写/读测试，以检测不合格的存 储器单元的地址。在那种情况下，希望在内部电势取决于修整码LF的状 态下执行测试。然而，由于测试是在激光熔丝切断之前被执行的，因此半 导体存储器芯片121中的激光熔丝电路(非易失性ROM) 125还没有存储 适当的修整码LF。因而，在预先使电熔丝电路存储内部电势的修整码EF 之后，执行上述写/读测试。在图12中，因为对于每个测试项目要为十六个半导体存储器芯片设 置修整码TM，所以测试时间较长。在本实施例中，通过使作为非易失性 存储器的电熔丝电路126存储修整码EF，使得对于每个测试项目，即使电 源被关断，所存储的修整码EF也可以被保持，并且不需要针对每个测试 项目设置修整码。因此，在本实施例中，与图12的情况相比，可以縮短 测试时间。通过将用于存储修整码EF的电熔丝电路126安装在半导体存储器芯 片上来省去在开始每个项目的测试时使半导体存储器芯片中的锁存器存储 修整码的处理，可以縮短测试时间。同时，由于电熔丝电路126使用内部 电势来进行所存储值的读操作，因此电熔丝电路126不适合存储内部电势 的修整码。换言之，担心由于在内部电势产生之后修整码EF被读取，使 得在激活后不久内部电势就会变得高于预期电势，并且存在可靠性方面的 问题。在激光熔丝切断之后，可以通过选择器127选择激光熔丝电路125 的修整码LF并根据修整码LF产生内部电势来避免这个问题。因为电熔丝电路126是非易失性存储器，所以一旦修整码EF被存 储，即使电源被关断，对修整码EF的存储也可以被保持。因此，可以缩 短需要大量测试项目的半导体集成电路的测试时间，使得可以提供可靠且
廉价的半导体集成电路。图3是示出了半导体存储器芯片121中的测试模式信号产生电路122 的结构示例的电路图，而图4是示出了其操作示例的时序图。测试仪1401 通过向测试模式信号产生电路122提供信号A5到A22、 /CE、 /WE和/OE 来控制选择器127的修整码选择。为了控制修整码选择，地址信号A5到 A22被设为"1"(高电平)，芯片使能信号/CE被设为低电平，写使能信 号/WE被设为低电平并且四个脉冲被输入作为输出使能信号/OE。加电复 位信号POR是在加电时具有高电平的脉冲的信号。复位信号RST利用加 电复位信号POR重新复位四个触发器(FF)。最后一级的触发器利用输 出使能信号/OE的四个脉冲输出高电平的脉冲作为信号测试输入。图5是示出了连接到图3的测试模式信号产生电路122的结构示例的 电路图，而图6是示出了地址信号和修整码的种类的对应关系的图。当地址信号A3和A4为"0"(低电平)时，测试模式被复位并且测 试模式使能信号TM-EN和电熔丝使能信号EF-EN变为低电平，使得选择 器127选择激光熔丝电路125的修整码LF，后面将描述。当地址信号A3为"1"(高电平)并且地址信号A4为"0"(低电 平)时，允许输入测试模式。然后，测试模式使能信号TM-EN变为高电 平并且电熔丝使能信号EF-EN变为低电平，使得选择器127选择测试模式 信号产生电路122的修整码TM，后面将描述。这个修整码TM例如是三 位的修整码TM0到TM2。测试仪1401输出的三位地址信号A0到A2被 输出作为三位的修整码TM0到TM2。当控制信号变为高电平时，开关 501闭合。当地址信号A3为"0"(低电平)并且地址信号A4为"1"(高电 平)时，允许输入测试模式。然后，测试模式使能信号TM-EN变为低电 平并且电熔丝使能信号EF-EN变为高电平，使得选择器127选择电熔丝电 路126的修整码EF，后面将描述。顺便提及，在加电时，信号TM0到TM2、 TM-EN和EF-EN通过加电 复位信号PQR被复位为低电平。图7是示出了图1的选择器127和内部电势产生电路123的结构示例200710142549. 4说明书第12/15页的电路图。修整码解码器和选择器701对应于图1的选择器127，而其它电路对应于图1的内部电势产生电路123。修整码解码器和选择器701在图5的信号TM-EN和EF-EN为低电平 时选择、解码并输出修整码LF，在信号TM-EN为高电平时选择、解码并 输出修整码TM，并且在信号EF-EN为高电平时选择、解码并输出修整码 EF。在这种情况下，修整码解码器和选择器701对修整码进行解码并且将 显示"-2" 、 、 "0"、 "+l"或"+2"的信号中的任一个设为高电平，并将该信号输出到开关705。后面将参考图8描述修整码解码器和选 择器701的细节。当从修整码解码器和选择器701输入高电平信号时，开关705闭合， 并且当低电平信号被输入时，开关705断开。信号"-2"意味着将内部电 势降低两个级别，信号意味着将内部电势降低一个级别，信号"0" 意味着内部电势加/减零的级别调整，信号"+l"意味着将内部电势升高一 个级别，信号"+2"意味着将内部电势升高两个级别。参考电势产生电路702接收所提供的电源电压VDD并产生参考电势 VREFO。比较器703将参考电势VREFO输入到正输入端，并将来自开关 705的电势VREF2输入到负输入端，并且输出参考电势VREF1。在这种 情况下，比较器703输出参考电势VREF1，使得输入电势VREFO和 VREF2相等。例如，在修整码解码器和选择器701将输出信号"0"设为高电平的 情况下，通过电阻分压，电势VREF2变为参考电势VREF1的一半。例 如，当参考电势VREFO为0.5V时，比较器703输出参考电势VREF1，使 得电势VREF2变为0.5V，与VREFO相同。结果，参考电势VREF1变为 IV。顺便提及，测试仪1401可以利用面板704输入参考电势VREF1或检 测参考电势VREF1。比较器706输入从参考电势VREF1电阻分压后的电势和泵浦电路707 的输出电压，并且输出电势VPP-EN。泵浦电路707根据电势VPP-EN提 升电压并输出内部电势VPP。可以使内部电势VPP高于电源电压VDD。 例如，当参考电势VREF1为IV时，可以通过将电阻分压的电阻比设为15 2:1来使得内部电势VPP为3V。此外，比较器708输入从参考电势VREF1电阻分压的电势和输出电 势VG，并且输出电势VG。在n沟道场效应晶体管709中，栅极连接到电 势VG的线路，漏极连接到电源电势VDD的端子，并且源极被连接到内 部电势VII的端子。晶体管709可以产生低于电源电压VDD的电势VII。如上所述，可以根据修整码基于电源电压VDD产生内部电势VPP和 VII。例如，电源电压VDD为1.8V，内部电势VPP为3V且内部电势VII 为1.6V。图8是示出了图7的修整码解码器和选择器701的结构示例的电路 图。三位的修整码TMO到TM2对应于图7的修整码TM，三位的修整码 EFO到EF2对应于图7的修整码EF，并且三位的修整码LFO到LF2对应 于图7的修整码LF。当使能信号EF-EN为"1"时，选择器800a选择并输出修整码EF0， 并且当使能信号EF-EN为"0"时，选择器800a选择并输出修整码LF0。当使能信号TM-EN为"1"时，选择器800b选择并输出修整码 TMO，并且当使能信号TM-EN为"Q"时，选择器800b选择并输出由选 择器800a输出的修整码EFO或LFQ。当使能信号EF-EN为"1"时，选择器801a选择并输出修整码EFl， 并且当使能信号EF-EN为"0"时，选择器801a选择并输出修整码LFl。当使能信号TM-EN为"1"时，选择器801b选择并输出修整码 TM1，并且当使能信号TM-EN为"0"时，选择器801b选择并输出由选 择器8Qla输出的修整码EFl或LF1。当使能信号EF-EN为"1"时，选择器802a选择并输出修整码EF2， 并且当使能信号EF-EN为"0"时，选择器802a选择并输出修整码LF2。当使能信号TM-EN为"1"时，选择器802b选择并输出修整码 TM2，并且当使能信号TM-EN为"0"时，选择器802b选择并输出由选 择器802a输出的修整码EF2或LF2。非(NOT)电路811输出显示"+2"的信号，非电路812输出显示 "+l"的信号，非电路813输出显示"0"的信号，非电路814输出显示
的信号，非电路815输出显示"-2"的信号。图9是示出了图1的电熔丝电路126的结构示例的图。电熔丝电路 126包括三个电熔丝电路，并且这三个电熔丝电路存储并输出三位的修整 码EFO到EF2。电压控制电路901产生电压VRR并将电压VRR提供给三 个电熔丝电路。下文中，将描述各个电熔丝电路的结构示例。下文中，场效应晶体管被简单地称为晶体管。电熔丝电容器101被连 接到电压VRR和节点3之间。N沟道晶体管102是保护晶体管，其中栅极 被连接到电压(内部电势)VPP，漏极被连接到节点n3并且源极被连接到 节点n2。例如电压VPP为3V。 n沟道晶体管103是写电路，其中栅极被 连接到写信号WRT，漏极被连接到节点n2并且源极被接地。接下来，将描述读电路110的结构。在n沟道晶体管111中，栅极被 连接到读信号RD、漏极被连接到节点n2并且源极被连接到节点n4。在n 沟道晶体管113中，栅极被连接到节点n5，漏极被连接到节点n4并且源 极经由晶体管114接地。在p沟道晶体管112中，栅极被连接到节点n5， 源极被连接到电压(内部电势)VII并且漏极被连接到节点n4。例如电压 VII为1.6V。在被连接到电源电压VII的与非电路115中，输入端被连接 到节点n4和信号RSTb的线路并且输出端被连接到节点n5。在非电路116 中，输入端被连接到节点n5且输出端被连接到信号EF0、 EF1或EF2的线 路。下文中，将说明采用信号EFO的示例。当写信号WRT变为高电平时，晶体管103导通。高电压VRR (例如 为8V)被施加到电容器101。电熔丝由电容器101构成，并且当处于无动 作的状态时为不导电状态。当高电压(例如为8V)被施加到电容器的两 端之间时，电容器101的绝缘层被破坏并且电容器101变为导电状态。这 两个状态被指定为数据"0"和"1"。例如，当电容器101处于电容器 101的绝缘层未被破坏的状态下的不导电状态时，该状态被指定为"0"。 当电容器101处于电容器101的绝缘层被破坏的状态下的导电状态时，该 状态被指定为"1"。电容器101可以被用作非易失性ROM。将描述对电容器(电熔丝)101的写操作。首先，电压控制电路901 将电容器101的电压VRR提升为高电压(例如为8V)。此时，由于电容
器101的另一端节点n3处于悬空状态，所以节点n3的电势也升高。在这 种状态下，电容器101的两端之间的电势差仍然很小。之后，使写信号 WRT为高电平以使写晶体管103导通，并且节点n3接地，高电压被施加 到电容器101的两个电极之间，因此电容器101的绝缘层被破坏。相比之 下，当写信号WRT为低电平时，节点n3仍处于悬空状态，并且高电压未 被施加到电容器101的两端之间，因此电容器101保持不导电状态。
图IO是示出了包括电熔丝电路126的半导体存储器芯片121的电源激 活时的时序图。电源电压VDD是半导体存储器芯片的电源电压，并且例 如为1.8V。电压VDD、 VRR和RD由于电源的激活而逐渐升高。很快， 电压VRR保持为大约1.6V。信号RSTb保持为低电平。在图9中，当信 号RSTb为低电平时，节点n5变为高电平。然后，晶体管112被断开并且 晶体管113被导通。结果，节点n4从悬空状态变为低电平。之后，信号 RSTb从低电平变为高电平。当电容器101处于导电状态时，节点n4变为 高电平并且输出信号EF0变为高电平。相比之下，当电容器101处于不导 电状态时，节点n4变为低电平并且输出信号EF0变为低电平。之后，电 压VRR和读信号RD变为接地，晶体管111被断开并且输出信号EF0被 保持。读电路110通过上述操作将电容器101的状态输出为信号EFO。
应当注意，虽然示例是内部电势产生电路(调整电路)123根据修整 码调整内部电势水平，但是调整电路123也可以根据修整码调整存储器核 124的信号的定时。
由于电熔丝电路是非易失性存储器，所以一旦第一修整码被存储，则 即使之后电源被关断，也可以保持对第一修整码的存储。因此，可以縮短 需要大量测试项目的半导体集成电路的测试时间，使得可以提供可靠且廉 价的半导体集成电路。
所给出的实施例从任何方面来看都应被认为是示例性的而非限制性 的，并且因此意图包括落在权利要求的等同物的意义和范围内的所有改 变。本发明可以按其它特定的形式来实现而不脱离其精神或实质特征。
本申请基于2006年8月22日提交的在先日本专利申请No. 2006-225020，并要求该申请的优先权，该申请的全部内容通过引用结合于此。
权利要求
1.一种半导体集成电路，包括激光熔丝电路，其被使得通过激光辐射来存储第一修整码；电熔丝电路，其被使得通过电压施加来存储第二修整码；以及调整电路，其根据所述第一或第二修整码调整电势水平或定时。
2. 根据权利要求l所述的半导体集成电路，还包括选择器，该选择器选择由所述激光熔丝电路存储的第一修整码 或者由所述电熔丝电路存储的第二修整码，并且其中所述调整电路根据由所述选择器选择的第一或第二修整码调整所 述电势水平或所述定时。
3. 根据权利要求2所述的半导体集成电路，其中在所述激光熔丝被使得通过所述激光辐射存储所述第一修整码之 前，所述选择器选择所述第二修整码。
4. 根据权利要求3所述的半导体集成电路，其中在所述激光熔丝电路被使得通过所述激光辐射存储所述第一修整 码之后，所述选择器选择所述第一修整码。
5. 根据权利要求1所述的半导体集成电路，其中所述选择器选择所述第一修整码、所述第二修整码和从外部输入 的第三修整码中的一个，并且其中所述调整电路根据由所述选择器选择的第一、第二或第三修整码 调整所述电势水平或所述定时。
6. 根据权利要求l所述的半导体集成电路，其中所述调整电路根据所述第一或第二修整码调整所述电势水平。
7. 根据权利要求6所述的半导体集成电路，还包括存储器单元阵列，其利用经所述调整电路调整的电势存储多个 数据。
8. —种根据权利要求1所述的半导体集成电路的测试方法，所述方法包括 电压施加步骤，其通过电压施加使得所述电熔丝电路存储所述第二修 整码；第一测试步骤，其在所述电压施加步骤之后通过根据所述第二修整码 调整电势水平或定时来执行第一测试；激光辐射步骤，其在所述第一测试步骤之后使得所述激光熔丝电路通 过激光辐射来存储所述第一修整码；以及第二测试步骤，其在所述激光辐射步骤之后通过根据所述第一修整码 调整电势水平或定时来执行第二测试。
9. 根据权利要求8所述的半导体集成电路的测试方法， 其中所述电压施加步骤能够使得半导体晶圆上的所述多个半导体集成电路存储各自的第二修整码。
10. 根据权利要求8所述的半导体集成电路的测试方法， 其中当对多个测试项目的测试被执行时，每当对所述相应测试项目的测试结束时，所述第一测试步骤关断所述半导体集成电路的电源。
全文摘要
本发明提供了一种半导体集成电路及其测试方法。该半导体集成电路包括激光熔丝电路、电熔丝电路和调整电路，所述激光熔丝电路被使得通过激光辐射存储第一修整码，所述电熔丝电路被使得通过电压施加来存储第二修整码，所述调整电路根据所述第一或第二修整码调整电势水平或定时。
文档编号G11C29/44GK101131874SQ200710142549
公开日2008年2月27日 申请日期2007年8月22日 优先权日2006年8月22日
发明者山口秀策 申请人:富士通株式会社