专利名称：：存储器时序测量电路与其测试方法
技术领域：
：本发明涉及一种存储器时序测量电路，存储器结构与其测试方法。
背景技术：
：在存储器测试中，如何正确地测量出交流时序(ACtiming)参数事关重大。一般而言，交流时序参数至少包括设定时间(setuptime)参数，保持时间(holdtime)参数与存取时间(accesstime)参数。在过去，通常是利用自动观'K式才几台(ATE,automatictestingmachine)来进行交流时序参数的测试。不过，这样会导致数个缺点(1)因为自动测试机台的分辨率(resolution)很大，不适于存储器的交流时序参数测量。一般而言，自动测试机台的分辨率可能高达350ps(pico-second，微微秒)；然而，存储器的交流时序参数可能只有数十个ps。这也易导致测量的精准度降低。(2)自动测试机台所送出的测试信号可能已有误差。当传输至载有待测存储器的电路板时，此测试信号通过电路板上的绕线与信号线，将导致误差(信号变动)更大。(3)不易得知时序测量中的真正时序测量值。这是因为，时序测量值只能由自动测试机台得知，但存储器内部的信号时序只能由自动测试机台所送出的测量信号推知。(4)由于测试信号、控制信号与时钟信号都由存储器外部送入，将导致存储器的接脚数量很高，增加芯片面积。为改善上述缺点，本发明提出一种存储器时序测量电路，存储器结构与其测试方法。
发明内容本发明提供一种存储器时序测量电路，存储器结构与其测试方法，其可提供高精确度的时序测量。本发明提供一种存储器时序测量电路，存储器结构与其测试方法，其可减少时序测量所用的输出入接脚数量。本发明提供一种存储器时序测量电路，存储器结构与其测试方法，其可改良测量效率。本发明提供一种存储器时序测量电路，存储器结构与其测试方法，其可减少芯片外部的信号时序变动对测试结果所造成的影响。本发明提供一种存储器时序测量电路，存储器结构与其测试方法，其可轻易完成时序测量。本发明提供一种存储器时序测量电路，存储器结构与其测试方法，其可测量到此存储器时序测量电路的测量分辨率。本发明的范例提出一种存储器芯片，包括一存储器子系统，用于存储数据，其包括多个接脚；一时钟树，将一测试信号源平衡地送出；以及一时序测量电路，接收由该时钟树所送出的该测试信号源，该时序测量电路将该测试信号源进行各别延迟以产生多个延迟后测试信号，所述延迟后测试信号送至该存储器子系统的所述接脚，藉由调整所述延迟后测试信号源的时序来测试该存储器子系统的存储器交流时序参数。本发明的另一范例提出一种存储器芯片的时序测量电路。该存储器芯片包括一存储器子系统与将一测试信号源平衡地送出的一时钟树。该时序测量电路包括多个时序测量单元，各时序测量单元耦接至该存储器子系统的多个接脚之一以测量该存储器子系统的存储器参数。各时序测量单元包括一开关，具有一控制端，接收一外部开关控制信号，一第一端，接收该时钟树所送出的该测试信号源，一第二端，接收一外部数据，一第三端，以及一第四端；多个串接的延迟电路，所述延迟电路的一第一级延迟电路的一输入端耦接至该开关的该第四端，所述延迟电路的最后一级会输出一环形振荡器输出信号，该环形振荡器输出信号代表该时序测量电路的一分辨率；以及一多路复用器，具有一控制端，接收一外部延迟控制信号；多个输入端，分别耦接至所述延迟电路的多个输出端；以及一输出端，耦接至该存储器子系统的该对应接脚。该外部开关控制信号控制该时序测量单元的操作模式，以及该外部延迟控制信号控制该须'j试信号源与该多路复用器的该输出信号间的一时间差。本发明的又一范例提出一种存储器的测试方法，该方法包括平衡地送出一测试信号；分别延迟该测试信号以分别产生多个延迟后测试信号，以输入至该存储器的多个接脚；以及检查该存储器所输出的一输出数据是否正确并对输入至该存储器的所述接脚的所迷延迟后测试信号进行时序调整，以测量该存储器的一交流时序参数。为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细i兑明如下。图1显示根据本发明一实施例的具有存储器时序测量电路的存储器芯片的方块图。图2是依照本发明实施例的存储器时序测量电路的示意图。图3是依照本发明实施例的时序测量单元的示意图。图4a与4b显示根据本发明的存储器芯片的内部测试信号的信号时序图。附图符号说明10:存储器芯片lla、lib:存储器子系统12:控制电路13a、13b:时序测量电路14:分频器15:多路复用器16:时钟树17:输出数据寄存器19:自动测试机台21a-21g:时序测量单元31:开关32:多路复用器33a-33d:反相器对INV1-INV9:反相器。具体实施例方式在本实施例，为减少芯片外部的测试信号变动，所有的测试信号皆由时钟树(clocktree)所产生。此时钟树接收单一时钟信号；亦即此单一时钟信号可视为此时钟树的根点(root)。此时钟树将测试信号平衡地(同步地)送至各时序测量单元，以测试存储器的交流时序参数。图1显示根据本发明一实施例的具有存储器时序测量电路的存储器芯片的方块图。如图1所示，此存储器芯片10包括存储器子系统lla与lib,控制电路12，时序测量电路13a与13b，分频器14,多路复用器'15，时钟树16以及输出数据寄存器17。存储器子系统用于存储数据，其为被测试的对象。请注意，虽然在图1中显示出两个存储器子系统lla与lib,但本发明的存储器芯片所包含的存储器子系统数量并不受限于此。此外，这些存储器子系统的记忆容量未必要相等。存储器子系统与时序测量电路的数量关系为l对l。控制电路12用于控制时序测量电路与多路复用器15。当存储器芯片10包含多个时序测量电路时，控制电路12可送出适当的控制信号(如开关控制信号SW与延迟控制信号D-SEL)至各别的时序测量电路。为减少存储器芯片10的控制信号接脚，控制电路12可包括移位寄存器，此移位寄存器包括多組的寄存器。一组寄存器用于暂存并输出某一个时序测量电路所需的控制信号。控制信号由外部经由控制信号接脚CTL_IN而送至存储器芯片10内的控制电路12。时序测量电路用于测量存储器子系统的交流时序参数。时序测量电路的详细结构与操作请参照底下的图2-图4。分频器14将时序测量电路的输出信号RING-0UT分频。当此输出信号RING-0UT的频率相当高时，藉由分频器14可适当降低输出信号RING—OUT的频率。如此，便不需要高频高成本的测量电路(未示出)来直接测量输出信号RING-OUT的频率。输出信号RING-OUT的周期可用于计数此时序测量电路的分辨率。当存储器芯片10包括多个时序测量电路时，多路复用器15可选择要取出哪一个时序测量电路的输出信号RING-OUT。在图1中，分频器的(多个)输入端耦接至(多个)时序测量电路的(多个)输出端，而分频器的输出端则耦接至多路复用器的输入端。现有此技者当知，多路复用器与分频器^rl禺接关系不受限于图1所显示。比如，多路复用器与分频器的耦接关系可变化成，多路复用器接收(多个)时序测量电路的输出信号RING_0UT，从中择一输出给分频器；亦即，多路复用器的(多个)输入端耦接至(多个)时序测量电路的(多个)输出端，而多路复用器的输出端则耦接至分频器的输入端时钟树16用于将测试信号源T_CK平衡且同步地送至时序测量电路。时钟树16的结构在此可不特别限定。比如，但不受限于，时钟树16可包括多个緩冲器。输出数据寄存器17用于存储存储器子系统的输出数据。藉由检查输出数据是否正确性，可检查所测量到的交流时序参数是否可接受。当存储器子系统在进行功能测试时，自动测试机台19会送出存储器子系统所需的外部功能测试信号D_EXT至时序测量电路。外部功能测试信号D_EXT比如包括地址信号、数据输入信号、写入使能信号(WEB)、输出使能信号(0E)、芯片选择信号(CSB)与时钟信号CK等。图2是依照本发明实施例的时序测量电路的示意图。时序测量电路13a与13b的结构基本上为相似或相同。现请参考图2,时序测量电路13a包括多个时序测量单元(timingmeasurementunit,TMU)21a-21g。为举例说明，存储器子系统包括地址信号输入接脚A、数据输入接脚DI,写入使能信号输入接脚WEB、输出使能信号输入接脚0E、芯片选择信号输入接脚CSB、时钟信号输入接脚CK以及数据输出接脚D0等。各时序测量单元耦接至存储器子系统lla的输入接脚之一。比如，时序测量单元21a耦接至地址信号输入接脚A。时序测量单元21b耦接至数据输入接脚DI。时序测量单元21c耦接至写入使能信号输入接脚WEB。时序测量单元21d耦接至输出使能信号输入接脚0E。时序测量单元21e耦接至芯片选择信号输入接脚CSB。时序测量单元21f耦接至时钟信号输入接脚CK。时序测量单元21g耦接至数据输出接脚D0。各时序测量单元21a-21g可在控制信号SW与D—SEL的控制之下，进行不同模式操作并对测试信号T-CK施加不同的延迟量。如图2所示，时序测量单元21a将测试信号T』K延迟成信号A—IN，以输入至地址信号输入接脚A。时序测量单元21b将测试信号T—CK延迟成信号DI—IN,以输入至数据输入接脚DI。时序测量单元21c将测试信号T—CK延迟成信号WEB-IN，以输入至写入使能信号输入接脚WEB。时序测量单元21d将测试信号T_CK延迟成信号0E_IN，以输入至输出使能信号输入接脚0E。时序测量单元21e将测试信号T一CK延迟成信号CSB-IN，以输入至芯片选择信号输入接脚CSB。时序测量单元21f将测试信号T_CK延迟成信号CK—IN,以输入至时钟信号输入接脚CK。时序测量单元21g将测试信号T_CK延迟成信号D0-IN，以输入至输出数据寄存器17。时序测量单元21g与输出数据寄存器17可用于测试此存储器子系统的存取时间。时序测量单元的操作模式与延迟操作可参考图3与图4而了解。图3是依照本发明实施例的时序测量单元的示意图。各时序测量单元21a-21g的结构基本上彼此相同或相似。如图3所示，时序测量单元21a包括开关31，多个串接的反相器对，緩沖器I群9，以及多路复用器32。图3以4个串接的反相器对33a-33d为例做说明，但本发明并不受限于此。延迟控制信号D_SEL会决定时序测量单元的延迟量。开关31受控制于开关控制信号SW[1:0]。根据开关控制信号SW[1:0]的值，开关31有四种操作模式。此四种操作模式列于表l。表l<table>tableseeoriginaldocumentpage10</column></row><table>在表l中，"x"代表无关紧要(don，tcare)。操作模式1又可称为正常延迟模式。在操作模式1中，开关控制信号SW[l:O]为[O，0]。在此操作模式下，开关31将输入信号(亦即测试信号T-CK)不反相就导向第一个反相器对33a的输入端。延迟控制信号D-SEL会决定输出信号A_IN与测试信号T_CK间的时间差。操作模式2又可称为反相延迟模式。在操作模式2中，开关控制信号SW[1:O]为[O，l]。在此操作模式下，开关31会将输入信号T-CK反相后才导向第一个反相器对33a的输入端。同样地，延迟控制信号D—SEL会决定输出信号A_IN与测试信号T_CK间的时间差。—操作模式3又可称为外部模式。在操作模式3中，开关控制信号SW[l:O]为[l，O]。在此操作模式下，开关31会将外部输入信号D_EXT(由自动测试机台19所提供)导向第一个反相器对33a的输入端。也就是说，在此操作模式下，输出信号A-IN可视为延迟后的地址信号。延迟控制信号D—SEL会决定输出信号A-IN与外部输入信号D_EXT间的时间差。操作模式4又可称为环形振荡器(ringoscillator)模式。在操作模式4中，开关控制信号SW[1:O]为[l，l]。在此操作模式下，开关31会使得反相器对33a—33d与緩沖器INV9成为一个环形振荡器。亦即，开关31会将緩沖器INV9的输出端耦接至第一个反相器对33a的输入端。各反相器对包括多个串接的反相器。比如，反相器对33a包括串接的反相器INV1与INV2。反相器对33b包括串接的反相器INV3与INV4。反相器对33c包括串接的反相器INV5与INV6。反相器对33d包括串接的反相器INV7与INV8。各反相器对的输出端会耦接至多路复用器32的输入端之一与下一级的反相器对的输入端。各反相器对可当成延迟电路，对信号进行延迟。緩沖器INV9可用于提高最后一级的反相器对的输出信号的驱动能力。信号RING-0UT由緩沖器INV9所输出。多路复用器32会根据延迟控制信号D—SEL而决定要选择哪一个反相器对的输出信号当成信号A_IN。比如，当多路复用器32选择反相器对33a的输出信号当成信号A_IN时，代表信号A_IN与信号T-CK间的时间差为2个基本延迟时间；1个基本延迟时间由一个反相器所提供。此外，在本说明中，一个基本延迟时间亦可称为此时序测量电路的分辨率。假设分频器为除以N的分频器(N为正整数)。当时序测量单元处于操作模式4(环形振荡)下时，信号RING-OUT的一个周期等于两倍的分辨率。」时序测量电路的分辨率可表示为(1/2)*(1/N)*(1/R_0UT)。R-OUT代表分频器的输出信号R-OUT的频率。图4a与4b显示根据本发明的存储器芯片的内部测试信号的信号时序图。为简化起见，图4a与4b只显示出施加至存储器子系统的地址接脚A与时钟接脚CK的测试信号A—IN与CK-IN的时序图。图4a显示于用于测量设定时间T-SETUP时的测试信号A_IN与CK_IN的时序图。如图4a所示，为确保存储器子系统的操作正确，在观'f试信号A_IN转态后，至少要经过设定时间T_SETUP,测试信号CK—IN才能转态。也就是，信号A-IN领先于信号CK-IN。在本实施例中，在存储器子系统的输出数据DO仍为正确下，藉由调整时序测量单元21a或21f的延迟时间量，来得到最小的设定时间T_SETUP。图4b显示于用于测量保持时间T—HOLD时的测试信号A—IN与CK_IN的时序图。如图4b所示，为确保存储器子系统的操作正确，在测试信号CK-IN转态后，至少要经过保持时间T_H0LD,测试信号A—IN才能转态。也就是，信号A—IN落后于信号CK_IN。在本实施例中，在存储器子系统的输出数据DO仍为正确下，藉由调整时序测量单元21a或21f的延迟时间量，来得到最小的保持时间T_H0LD。在现有技术中，测试信号由外部的自动测试机台所产生并送至待测的存储器芯片。故而，如果外部的测试信号有时序变动或误差的话，将影响到测试的准确度。在本实施例中，测试信号由存储器芯片内部所产生，所以可以提高测试的准确度并提高效率。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属
技术领域：
中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的申请专斥'j范围所界定者为准。权利要求1.一种存储器芯片，包括:一存储器子系统，用于存储数据，其包括多个接脚；一时钟树，将一测试信号源平衡地送出；以及一时序测量电路，接收由该时钟树所送出的该测试信号源，该时序测量电路将该测试信号源进行各别延迟以产生多个延迟后测试信号，所述延迟后测试信号送至该存储器子系统的所述接脚，藉由调整所述延迟后测试信号源的时序来测试该存储器子系统的存储器交流时序参数。2.如权利要求1所述的存储器芯片，更包括一控制电路，用于控制该时序测量电路的操作模式与所述延迟后测试信号的延迟量。3.如权利要求1所述的存储器芯片，更包括一分频器，接收并分频该时序测量电路所输出的一环形振荡器输出信号。4.如权利要求3所述的存储器芯片，其中，当该存储器芯片包括多个时序测量电路时，所述时序测量电路的多个环形振荡器输出信号耦接至该分频器，该存储器芯片更包括一多路复用器，耦接至该分频器，用以选择所述时序测量电路的所述环形振荡器输出信号之一。5.如权利要求1所述的存储器芯片，更包括一输出数据寄存器，接收该存储器子系统的一输出数据。6.如权利要求4所述的存储器芯片，其中，各时序测量单元耦接至该存储器子系统的所述接脚之一。7.如权利要求6所述的存储器芯片，其中，各时序测量单元包括一开关，根据一开关控制信号而决定其操作模式；多个串接的延迟电路，各延迟电路的一输入端耦接至该开关的一输出端或前一级延迟电路的一输出端，所述延迟电路的最后一级输出该环形振荡器输出信号；以及一多路复用器，接收所述延迟电路的多个输出，并产生该延迟后测试信号至该存储器子系统的该对应接脚。8.—种存储器芯片的时序测量电路，该存储器芯片包括一存储器子系统与将一测试信号源平衡地送出的一时钟树；该时序测量电路包括多个时序测量单元，各时序测量单元耦接至该存储器子系统的多个接脚之一以测量该存储器子系统的存储器参数；各时序测量单元包括一开关，具有一控制端，接收一外部开关控制信号，一第一端，接收该时钟树所送出的该测试信号源，一第二端，接收一外部数据，一第三端，以及一第四端；多个串接的延迟电路，所述延迟电路的一第一级延迟电路的一输入端耦接至该开关的该第四端，所述延迟电路的最后一级输出一环形振荡器输出信号，该环形振荡器输出信号指示该时序测量电路的一分辨率；以及一多路复用器,具有:一控制端，接收一外部延迟控制信号；多个输入端，分别耦接至所述延迟电路的多个输出端；以及一输出端，耦接至该存储器子系统的该对应接脚；其中，该外部开关控制信号控制该时序测量单元的操作模式，以及该外部延迟控制信号控制该测试信号源与该多路复用器的该输出信号间的一时间差。9.一种存储器的测试方法，该方法包括平衡地送出一测试信号；分别延迟该测试信号以分别产生多个延迟后测试信号，以输入至该存储器的多个接脚；以及检查该存储器所输出的一输出数据是否正确并对输入至该存储器的所述接脚的所述延迟后测试信号进行时序调整，以测量该存储器的一交流时序参数。10.如权利要求9所述的方法，更包括响应于一外部控制信号，将一外部测试数据送至该存储器，以进行功能测试。11.如权利要求10所述的方法，更包括响应于该外部控制信号，令该存储器内的一时序测量单元进行一环形振荡，以测量一延迟分辨率。12.如权利要求9所述的方法，更包括令输入至该存储器的一地址接脚的该延迟后测试信号领先于输入至该存储器的一时钟接脚的该延迟后测试信号，以测量一设定时间参数。11如权利要求9所述的方法，更包括令输入至该存储器的一地址接脚的该延迟后测试信号落后于输入至该存储器的一时钟接脚的该延迟后测试信号，以测量一保持时间参数。全文摘要存储器时序测量电路与其测试方法。存储器的时序测量电路对平衡后的多个测试信号进行不同延迟，以产生多个延迟后测试信号。各延迟后测试信号送至存储器子系统的多个输入接脚之一。藉由调整所述延迟后测试信号源的延迟量，来测试与测量存储器子系统的交流时序参数。当时序测量电路处于环形振荡时，更可量出其分辨率。文档编号G11C29/00GK101373639SQ20071014238公开日2009年2月25日申请日期2007年8月22日优先权日2007年8月22日发明者许智强,谢尚志申请人:智原科技股份有限公司