专利名称：应用于源极端感应存储器的偏压及屏蔽电路与操作方法
技术领域：
本发明涉及一种偏压及屏蔽(Shidding)的电路与操作方法，且特别涉 及一种应用于源极端感测存储器(Source Side Sensing Memory)的偏压及屏 蔽的电路与操作方法。
背景技术：
随着科技的发展，非易失性(Non-volatile)存储器，例如是闪存(flash) 是以广泛地应用在各种电子产品中。在闪存储器装置中记录数据的读取操 作中，是使用感测电路来感测目标存储单元(Cell)的存储单元电流，请参照 图1，其表示传统闪存装置的存储单元矩阵的示意图。当存储单元Ca是 被存取，存储单元Ca的存储单元电流II应被感测，以决定存储单元Ca 储存的数据数值。于感测操作时，感测电路100是与存储单元Ca耦接。 由于存储单元电流II难以检测及进行屏蔽，感测电流12是被利用在感测 操作中，以得知存储单元Ca的存储单元电流Il的大小。存储单元电流Il 及感测电流I2满足方程式
11=12+13
13为经由存储单元Cb分流的漏电流，其中存储单元Cb是与存储单 元Ca相邻。漏电流D将影响感测电流II的精准度及影响感测电路100 感测到的数据数值的正确性。存储单元电流与感测电流间的差值越小，感 测电路100执行的感测操作越精确。在此，存储单元电流及感测电流间的 差值是定义为误差电流。如此，如何设计出具有较小误差电流及较精准的 数据数值感测结果的闪存电路为业界不断致力的方向之一。
发明内容
本发明的目的是提供一种偏压及屏蔽(Shielding)的电路，其可有效地
偏压目标存储单元(Cell)与相邻存储单元的源极电压具有实质上相同的电
压电位。偏压及屏蔽的电路可有效地避免目标存储单元的存储单元电流受 到相邻存储单元的晶体管的源极电流的影响，如此，可有效地提升数据数 值检测结果的正确性及提升感测单元的感测速度。
根据本发明提出一种偏压(Biasing)与屏蔽(Shielding)的电路，应用在源 极端感测存储器(Source Side Sensing Memory)中，用以避免源极端感测存 储器的目标存储单元(Cdl)输出的感测电流受到第一相邻存储单元的源极 (Source)电流的影响，并提供感测电流至感测单元的感测节点。电路包括 预放电装置、第一及第二篇压单元、第一及第二电压拉低单元及第一连接 单元。预放电装置用以在第一控制信号的电位够高时开启，以设定感测节 点的电压电位至负电压电位。第一及第二偏压单元用以响应于第二偏压电 位来分别将目标存储单元的源极电压及相邻存储单元的源极电压偏压至 第一偏压电位。其中，感测电流及源极电流分别流经第一及第二偏压单元， 第一偏压电位接近接地电位。第一及第二电压拉低单元用以于第二控制信 号为低电位时分别拉低目标存储单元及第一相邻存储单元的源极电压接 近接地电位。第一连接单元用以于第二控制信号为高电位时接收流经第一 偏压单元的感测电流，并输出感测电流至感测节点。其中，第一相邻存储 单元的漏极是与目标存储单元耦接。
为让本发明的上述内容能更明显易懂，下文特举一较优实施例，并配 合所附图示，作详细说明如下
图1为传统闪存装置的存储单元矩阵的示意图2为本发明较优实施例的闪存10的方块图3为图2中屏蔽电路20的详细电路图4为图3中屏蔽电路20的相关信号的波形图5为按照本实施例的偏压及屏蔽电路20的第二电路图6为按照本实施例的偏压及屏蔽电路20的第三电路图。
主要组件符号说明M:闪存
Ca、 Cb:存储单元 100:感测电路 10:闪存
12:源极端偏压电路 14:列译码器 16:存储单元矩阵 18、 24: Y复用器 20:偏压及屏蔽电路 22:感测单元 T(i,j):晶体管
BL1 BLN:位线 WL1 WLM:字线
SS:选择信号接脚 SN:感测节点 202:预放电装置
204、 206:偏压单元
208、 210、 210，、 206，:电压拉低单元
212、 212，连接单元
214、 216:电位移位及逻辑单元
222:负电荷泵
224:调节器
M1 M6:晶体管
Cl:电容
具体实施例方式
本实施例的偏压及屏蔽(Shielding)电路用以偏压目标存储单元及相邻 存储单元的源极(Source)电压至接近接地电位，如此，以避免目标存储单 元的感测电流受到与目标存储单元相邻的相邻存储单元的源极电流的影 响。
请参照图2，其为本发明较优实施例的闪存10的方块图。闪存10为
源极端感测存储器(Source Side Sensing Memory),其中包括漏极端偏压电 路12、列译码器(RowDecoder)14、存储单元数组16、偏压及屏蔽电路20 及感测单元22。存储单元数组16包括多个存储单元，其是以MXN的矩 阵排列，各存储单元包括一个晶体管。例如，晶体管T(i,j)是包含在目标存 储单元中，其中i与j分别为小于或等于M的自然数及小于或等于N的自 然数。
漏极端偏压电路12耦接至N条位线(Bit Line) BL1 BLN，其是与存 储单元数组16中的N行存储单元平行排列。Y复用器(Multiplexer)24用以 响应于地址信号来提供漏极偏压信号DB至目标存储单元的漏极或经由对 应的位线提供DB至相邻于目标存储单元的其它存储单元。列译码器14 耦接至M条字线(Word Line) WL1 WLM，其是平行地与存储单元数组 16中的M列存储单元排列。列译码器14用以响应于地址信号来提供字符 信号W至存储单元数组16中的M列存储单元。响应于对应的漏极偏压信 号DB及字符信号W，目标存储单元的晶体管T(i,j)是被导通，且源极电 流I(i,j)是被产生。感测单元22用以根据感测电流IS(i,j)来判断存储单元的 记忆数据数值，感测电流IS(ij)是经由耦接至目标存储单元的晶体管T(i」) 的源极的位线输出。感测电流IS(i,j)是接近源极电流I(i,j)。举例来说，响 应于由位线BL4提供的漏极偏压信号DB及由字线WL1提供的字符信号 W产生的源极电流1(1,3)是流经晶体管T(1,3)。与源极电流1(1,3)对应的感 测电流IS(1，3)是经由位线BL3输出。
偏压及屏蔽电路20用以避免感测电流IS(i，j)受到相邻的存储单元的晶 体管T(i，j-l)的源极电流I(i,j-l)的影响，并提供感测电流IS(ij)至感测单元 22。接下来，是偏压及屏蔽电路20对晶体管T(1,3)的操作为例子对偏压及 屏蔽电路20的操作作说明。
请参照图3及图4，图3为图2中偏压及屏蔽电路20的详细电路图， 图4为图3中偏压及屏蔽电路20的相关信号的波形图。感测单元22，例 如是电压检测器。电压检测器用以判断感测节点SN的电压电位为高于参 考电压电位或是为低于参考电压电位，以决定目标存储单元中记忆数据的 数值。
偏压及屏蔽电路20包括预放电(Pre-discharge)装置202、偏压单元204、 206、电压拉低单元208、 210及连接单元212。预放电装置202耦接至感 测节点SN，以控制感测节点的电压电位。预放电装置202例如包括晶体 管Ml 。晶体管Ml为N型金氧半(Metal Oxide Semiconductor, MOS)晶体 管，晶体管Ml包括栅极(Gate)、漏极(Drain)及源极(Source)，其分别接收 控制信号SC1、耦接至感测节点SN及接收负电压电位VLN。于期间TP1 中，控制信号SCI被使能，晶体管Ml是被导通并将感测节点SN的电压 电位预先放电至负电压电位VLN。而于期间TP2中，控制信号SC2被非 使能，晶体管M2是被关闭。
偏压单元204及206是分别耦接至晶体管T(l,3)与T(l,2)的源极，并
分别用以对晶体管T(l,3)与T(l,2)的源极电压进行偏压，使晶体管T(l,3)
与T(l,2)的源极电压均接近一个偏压电压电位。偏压单元204及206例如
分别包括晶体管M2及M3。晶体管M2及M3为P型MOS晶体管，其包
括栅极、漏极与源极。晶体管M2与M3的栅极接收偏压电位VLB2，源
极分别耦接至晶体管T(l,3)与T(l,2)的源极，漏极分别耦接至电压拉低单
元208与210。晶体管M2与M3是回应于偏压电位VLB2被导通，以使
晶体管M2与M3的源极电压满足方程式 — M2 =附2 +糊—M2
K — M3 = PLS2 +附—M3
Ve一M2及Ve一M3分别为晶体管M2及M3的源极电压电位，而Vth_M2 及Vth—M3分别为晶体管M2及M3的阈值电压。阈值电压Vth—M2及Vth_3 例如为实质上相等。如此，晶体管T(l,3)与T(l,2)的源极电压电位为实质 上相等。偏压电位VLB2例如为负电压电位，晶体管M2与M3的源极电 压电位均接近于接地电位VLG。感测电流IS(1,3)及IS(1，2)分别流经晶体 管M2及M3。
电压拉低单元208及210分别耦接至晶体管M2及M3的漏极，以分 别拉低晶体管M2及M3的漏极电压电位。电压拉低单元208及210例如 分别包括晶体管M4及M5，晶体管M4及M5例如为P型MOS晶体管。 晶体管M4及M5的栅极例如接收控制信号SC2，漏极接收接地电位VLG， 源极分别耦接至晶体管M2及M3的漏极。
在期间TP1，控制信号SC2被使能，且实质上为负电压电位。此时晶
体管M4及M5例如被导通，以分别拉低晶体管M2及M3的漏极电压电 位，使晶体管M2及M3的漏极电压电位接近接地电位VLG。如此，在期 间TP1中，晶体管M2及M3的源极电压电位实质上接近接地电位VLG， 而晶体管T(l,3)及T(l,2)的源极电压电位亦接近接地电位VLG。控制信号 SC2例如是控制信号SC1的一反相信号。
连接单元212耦接至晶体管M2的漏极及感测节点SN，以提供流经 晶体管M2的感测电流IS(1,3)至感测节点SN，以对电容C1充电。连接单 元212例如包括晶体管M6。晶体管M6例如是N型MOS晶体管，晶体 管M6包括栅极、漏极及源极。晶体管M6的栅极接收控制信号SC2，源 极耦接至感测节点SN，漏极耦接至晶体管M2的漏极。在期间TP2中， 晶体管M6是被导通，以连接晶体管M2的漏极与感测节点SN。如此，感 测电流IS(1,3)可被提供至电容Cl，而感测节点SN的电压将相关于感测电 流IS(1,3)与充电时间的乘积，如此，感测单元22可找出目标存储单元中 的数据数值，
因为晶体管M3与M2的源极电压电位为接近，使得晶体管T(l,2)的 漏极与源极间的跨压实质上很小。例如，晶体管M3与M2的源极电压电 位分别等于93微伏特(Millivolt， mV)及214mV。由于晶体管T(l,2)的源极 与漏极间的跨压很小，源极电流1(1,2)，即源极电流I(1,3)的漏电流是非常 小。如此，偏压及屏蔽电路20可有效地降低漏电流的大小，使得源极电 流1(1,3)及感测电流IS(1,3)为相近，使得感测电路22感测到的数据数值的 正确率较高。
由于在期间TP2中，晶体管M2的源极-漏极跨压实质上接近2.6伏特 (0-(-2.6))，而实质上大于晶体管M2的栅极-源极跨压与晶体管M2的阈值 电压的差，在期间TP2中，晶体管M2实质上被偏压在饱和区(Saturation Region)。利用晶体管M2在期间TP2被偏压在饱和区的特点，在感测节点 SN看到的等效电容实质上远小于在传统源极端感测存储器的感测节点SN 看到的等效电容。如此，感测节点SN的电压的充电速度可被提升，而感 测操作的操作速度可有效地被提升。
偏压及屏蔽电路20还包括负电荷泵(Negative Charge Pump)222、电位
ii移位及逻辑单元214及216。负电荷泵222用以提供负电压电位VLN至预 放电单元202，以设定感测节点SN的电压电位为负电压电位VLN，负电 压电位VLN例如等于-2.6V。电位移位及逻辑单元214及216用以根据负 电压电位VLN分别提供控制信号SC1及SC2。其中，控制信号SC1及SC2 的高电位例如实质上等于接地电位VLG，控制信号SC1及SC2的低电位 例如实质上等于负电压电位VLN。偏压及屏蔽电路20还包括调节器 (Regulator)224，调节器224响应于参考信号Ref及电源信号NV来产生偏 压电位VLB2。电源信号NV例如由负电荷泵222所提供，其是具有负电 压电位VLN。
请参照图2，本实施例的闪存IO还包括Y复用器(Multiplexer)18，其 耦接至位线BL1 BLN以接收对应的N行存储单元中的存储单元产生的 感测电流。Y复用器18响应于选择信号总线SS上的信号连接位线BL1 BLN中两条位线至晶体管M2及M3的源极。举例来说，当漏极端偏压单 元12及列译码器14提供对应的漏极偏压信号DB及字符信号W以驱动晶 体管T(l,3)时，Y复用器18使位线BL3及BL2分别耦接至晶体管M2及 M3的源极。如此，偏压及屏蔽电路20可将晶体管T(1，3)及T(1,2)的源极 电压均偏压至接近接地电位VLG，并经由Y复用器18提供感测电流1(1,3) 至感测单元22。
虽然在本实施例中仅以Y复用器18分别连接位线BL3及BL2至晶体 管M2及M3的源极的操作为例作说明，然，Y复用器18还可响应于选择 信号总线SS上其它数值的信号来连接其它位线至晶体管M2及M3的源 极。如此，感测单元22可检测位于其它存储单元行的存储单元的感测电 流，而偏压及屏蔽电路20可避免目标存储单元的感测电流受到与其相邻 的存储单元的晶体管的源极电流的影响。虽然在本实施例中仅以避免目标 存储单元的感测电流IS(1,3)受到源极电流1(1,2)的影响的例子来对偏压及 屏蔽电路20的操作做说明，然，避免其它目标存储单元的感测电流受到 对应的源极电流影响的操作可根据前述例子的操作类推得到。
在本实施例的偏压及屏蔽电路20中，偏压单元206与电压拉低单元 210是形成一个的屏蔽装置，用以避免目标存储单元的感测电流受到相邻 存储单元的源极电流的影响。虽然在本实施例仅以包括一个屏蔽装置的偏
压及屏蔽电路20为例作说明，然，本实施例的偏压及屏蔽电路20并不局 限于仅包括一个屏蔽装置。举例来说，请参照图5，其表示按照本实施例
的偏压及屏蔽电路20的第二电路图。在图5的偏压及屏蔽电路20'中，另 一个包含偏压单元206'及电压拉低单元210'的屏蔽装置是被加入第3图的 偏压及屏蔽电路20中。偏压单元206'及电压拉低单元210'分别用以对晶 体管T(l,l)的源极电压进行偏压及拉低晶体管T(l,l)的电压电位。无此， 偏压及屏蔽电路20'可有效地对晶体管T(l,l)的源极电压进行偏压，以降 低晶体管T(1,1)的源极电流I(U)。如此，偏压及屏蔽电路20，还可有效地 避免感测电流IS(1,3)受到源极电流I(1,2)及I(1,1)的干扰，并提升感测电流 IS(1,3)的准确性。
在偏压及屏蔽电路20中，晶体管M2、 M4、 M6及电容C1形成一个 感测装置，用以提供目标存储单元的感测电流至感测单元22。虽然在本实 施例中以偏压及屏蔽电路20仅包括一个感测装置的情形为例作说明，然， 本实施例的偏压及屏蔽电路20并不局限于仅包括一个感测装置。举例来 说，请参照图6，其表示按照本实施例的偏压及屏蔽电路20的第三电路图。 在图6的偏压及屏蔽电路20"中，另一个连接单元212'是被加入偏压及屏 蔽电路20'的电路结构中。偏压单元206、电压拉低单元210及连接单元 212，是形成另一感测装置，以提供检测电流IS(1,2)及IS(1,3)至感测节点 SN。如此，偏压及屏蔽电路20"可有效地提供感测电流IS(1,2)(即源极电 流1(1,3)中经由晶体管T(l,2)分流的漏电流)至感测节点SN。感测节点SN 是接收感测电流IS(1,3)及IS(1,2)的和，而感测单元22'真正感测到的感测 电流，相较于图3及图5中感测单元22感测到的感测电流是还接近源极 电流1(1,3)。这样一来，偏压及屏蔽电路20"可有效地提升感测单元22'感 测到的感测电流的精准度。
在前述例子中，偏压及屏蔽电路20、 20'及20"分别具有一个感测与一 个屏蔽装置、 一个感测与两个屏蔽装置及两个感测装置与两个屏蔽装置。 然而，包含在偏压及屏蔽电路中的感测装置与屏蔽装置的数目并不局限于 本实施例中所公开的配置。
本实施例的偏压及屏蔽电路对目标存储单元与相邻存储单元的晶体 管的源极电压进行偏压至接近接地电位。如此，可有效地避免目标存储单
元的感测电流受到相邻存储单元的源极电流的影响。这样一来，传统源极 端检测闪存检测到的数据数值的精准度可有效地被提升。
在感测电流1(1,3)被提供至感测节点时，本实施例的偏压及屏蔽电路 中的晶体管M2实质上被偏压在饱和区。如此，在感测节点SN看到的等 效电容远小于在传统源极端感测闪存的感测节点上看到的等效电容，而感
测节点SN上的电压的充电速度及感测电路的感测操作速度，相较于传统
作法可有效地被提升。
综上所述，虽然本发明已以一较优实施例公开如上，然其并非用以限 定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精 神和范围内，当可作各种的改动与润饰。因此，本发明的保护范围当视后 附的权利要求所界定者为准。
权利要求
1.一种偏压与屏蔽电路，应用在一源极端感测存储器中，用以避免所述源极端感测存储器的一目标存储单元输出的一感测电流受到一第一相邻存储单元的一源极电流的影响，并提供所述感测电流至一感测单元的一感测节点，其特征在于，所述电路包括一预放电装置，用以在一第一控制信号的一第一电位时开启，以设定所述感测节点的电压电位至一负电压电位；一第一偏压单元及一第二偏压单元，用以响应于一第二偏压电位来分别将所述目标存储单元的源极电压及所述相邻存储单元的源极电压偏压至一第一偏压电位，其中，所述感测电流及所述源极电流分别流经所述第一及所述第二偏压单元，所述第一偏压电位为一接地电位；一第一电压拉低单元及一第二电压拉低单元，用以于一第二控制信号为一第二电位时，分别拉低所述目标存储单元及所述第一相邻存储单元的源极电压接近所述接地电位；一第一连接单元，用以于所述第二控制信号为所述第一电位时，接收流经所述第一偏压单元的所述感测电流，并输出所述感测电流至所述感测节点；其中，所述第一相邻存储单元的漏极是与所述目标存储单元耦接。
2. 如权利要求1所述的电路，其特征在于，还包括 一负电荷泵，用以提供所述负电压电位至所述预放电装置；一第一电位移位及逻辑单元，用以根据所述负电压电位提供所述第一 控制信号，其中所述第一控制信号在一第一期间及一第二期间中分别为所 述第一电位及所述第二电位；及一第二电位移位及逻辑单元，用以根据所述负电压电位提供所述第二 控制信号，其中所述第二控制信号在所述第二及所述第一期间中分别为所 述第一 电位及所述第二电位。
3. 如权利要求1所述的电路，其特征在于，所述预放电单元包括 一第一晶体管，包括一栅极、 一漏极及一源极，分别接收所述第一控制信号、耦接至所述感测节点及接收所述负电压电位。
4. 如权利要求1所述的电路，其特征在于，所述第一及所述第二偏压单元分别包括一第二晶体管，包括一栅极、 一源极及一漏极，分别接收所述第二偏 压电位、耦接至所述目标存储单元的源极及耦接至所述第一电压拉低单 元；及一第三晶体管，包括一栅极、 一源极及一漏极，分别接收所述第二偏 压电位、耦接至所述第一相邻存储单元的源极及耦接至所述第二电压拉低 单元。
5. 如权利要求1所述的电路，其特征在于，所述第一及所述第二电压拉低单元分别包括一第四晶体管，包括一栅极、 一源极及一漏极，分别接收所述第二控制信号、耦接至所述第一偏压单元及接收所述接地电位；及一第五晶体管，包括一栅极、 一源极及一漏极，分别接收所述第二控 制信号、耦接至所述第二偏压单元及接收所述接地电位。
6. 如权利要求l所述的电路，其特征在于，所述第一连接单元包括 一第六晶体管，包括一栅极、 一源极及一漏极，分别接收所述第二控制信号、耦接至所述感测节点及耦接至所述第一偏压单元。
7. 如权利要求1所述的电路，其特征在于，所述感测节点是耦接至一电容。
8. 如权利要求1所述的电路，其特征在于，还包括一第三偏压单元，用以响应于所述第二偏压电位来偏压一第二相邻存 储单元的源极电压等于所述第一偏压电位，其中所述第二相邻存储单元的 源极电流是流经所述第三偏压单元；及一第三电压拉低单元，用以于所述第二控制信号为所述第二电位时拉低所述第二相邻存储单元的源极电压接近所述接地电位；其中，所述第二相邻存储单元的漏极是与所述第一相邻存储单元耦接。
9. 如权利要求8所述的电路，其特征在于，还包括 一第二连接单元，用以于所述第二控制信号为所述第一电位时接收所述第一相邻存储单元的所述源极电流，并输出所述第一相邻存储单元的源 极电流至所述感测节点。
10. —种偏压与屏蔽电路的操作方法，应用在一源极端感测存储器中，用以避免所述源极端感测存储器的一 目标存储单元输出的一感测电流受到一第一相邻存储单元的一源极电流的影响，并提供所述感测电流至一感测单元的一感测节点，其中，所述第一相邻存储单元的漏极是与所述目标存储单元耦接，其特征在于，所述操作方法包括-在一第一控制信号为一第一电位时，开启一预放电装置，以设定所述感测节点的电压电位至一电压电位；在一第二控制信号为一第二电位时，偏压所述目标存储单元的源极电压及所述相邻存储单元的源极电压至一第一偏压电位；在所述第二控制信号为所述第一电位时，开启一第一连接单元，接收 并输出所述感测电流至所述感测节点。
11. 如权利要求io所述的操作方法，其特征在于，在一第二偏压电位送至一第一偏压单元及一第二偏压单元，所述目标存储单元的源极电压 及所述相邻存储单元的源极电压分别偏压至所述第一偏压电位时，所述感 测电流及所述源极电流分别流经所述第一偏压单元及所述第二偏压单元， 且所述第一偏压电位为一接地电位。
12. 如权利要求ll所述的操作方法，其特征在于，送至一第一电压 拉低单元及一第二电压拉低单元的所述第二控制信号为所述第二电位时， 所述第一电压拉低单元及所述第二电压拉低单元分别拉低所述目标存储 单元的源极电压及所述第一相邻存储单元的源极电压至所述接地电位。
13. 如权利要求ll所述的操作方法，其特征在于，由所述第一连接 单元接收并输出至所述感测节点的所述感测电流，是流经所述第一偏压单 元。
14. 如权利要求IO所述的操作方法，其特征在于，所述电压电位由 一负电荷泵提供至所述预放电装置，且所述电压电位为一负电压电位。
15. 如权利要求10所述的操作方法，其特征在于，还包括根据所述电压电位由一第一电位移位及逻辑单元提供所述第一控制 信号，其中所述第一控制信号在一第一期间及一第二期间中分别为所述第一电位及所述第二电位；及根据所述电压电位由一第二电位移位及逻辑单元提供所述第二控制 信号，其中所述第二控制信号在所述第二期间及所述第一期间中分别为所 述第一 电位及所述第二电位。
16. 如权利要求ll所述的操作方法，其特征在于，还包括 所述第二偏压电位送至一第三偏压单元，来偏压一第二相邻存储单元的源极电压至所述第一偏压电位时，其中所述第二相邻存储单元的漏极是 与所述第一相邻存储单元耦接，且所述第二相邻存储单元的源极电流是流 经所述第三偏压单元；及送至一第三电压拉低单元的所述第二控制信号为所述第二电位时，拉 低所述第二相邻存储单元的源极电压至所述接地电位。
17. 如权利要求16所述的操作方法，其特征在于，在所述第二控制 信号为所述第一电位时，开启一第二连接单元，接收并输出所述第一相邻 存储单元的源极电流至所述感测节点。
全文摘要
本发明一种应用于源极端感应存储器的偏压及屏蔽(Shielding)电路及操作方法，用以避免目标存储单元的感测电流受到第一相邻存储单元的源极电流的影响。偏压及屏蔽电路包括预放电装置、第一及第二偏压单元、第一及第二电压拉低单元及连接单元。预放电装置用以设定感测节点的电压至负电压。第一及第二偏压单元用以分别偏压目标存储单元与第一相邻存储单元的源极电压至偏压电压。第一及第二电压拉低单元用以分别拉低目标存储单元及第一相邻存储单元的源极电压至接近接地电位。连接单元用以接收并输出流经第一感测单元的感测电流至感测节点。
文档编号G11C16/06GK101369459SQ20071019694
公开日2009年2月18日 申请日期2007年12月6日 优先权日2007年8月15日
发明者施义德, 洪俊雄, 陈重光 申请人:旺宏电子股份有限公司