专利名称：能减少测试时间的并行位测试装置和并行位测试方法
技术领域：
本发明涉及一种并行位测试(PBT )装置和PBT方法，以及更特别地涉及 一种能够减少测试时间的PBT装置和PBT方法。
背景技术：
在半导体存储芯片中，当编码后传输数据位或当解码后输出数据位时， 可能发生传输误差。可选择地，由于存储芯片的工作故障，记录数据可能被 错误读取。存在多种用于检测故障存储芯片的测试模式。PBT装置和/或PBT 方法使用该多种测试模式中的一种。PBT模式是一种可以用于测试半导体存储芯片(诸如动态随机存储器 (DRAM)芯片等)位线(bit line)的测试模式。在PBT过程中，在DRAM芯 片上执行写入操作以便在每个单元中存储数据。接着，通过合并加载在数据 线上的数据来读取和检测存储数据。为了检查位线上加载的数据是否正常而测试每个单元或者每个位线是昂 贵的并且耗时。因此，背景技术中的PBT装置使用具有逻辑运算装置的比较 器，诸如，异或门(X0R)等。使用比较器，有效执行了数据合并方法，该方 法压缩数据线上加载的数据。如上所述，该PBT装置和/或PBT方法被用于合 并以及并行测试输入数据。
背景技术：
中的多芯片封装(MCP )可以具有多个(如4个)相同存储芯片 被堆叠的结构。每个存储芯片在其中包括相同的PBT装置。当执行PBT时， 四个存储芯片按顺序一个接一个地被测试。也就是说，四个存储芯片通过相 同的输入线接收输入数据信号，并且通过相同的输出线输出数据信号(或者 表征数据信号)。由于四个存储芯片不能够同时使用相同的输出线，因此该四个存储芯片 按顺序一个接一个地被并行位测试。测试一个存储芯片要花费指定的时间11 。 因此，当测试具有n个存储芯片的MCP堆栈时，总共需要花费tl x n的时间。在4芯片的例子中，当存储芯片接收32个数据信号DQO至DQ31以及通5过比较和判断数据信号DQ0至DQ31是否相同，来输出表征数据信号时，表征 数据信号的输出线为DQ4。这里，传统的PBT将接收n片输出数据并将通过 合并它们来测试输入数据。因此，输出少于n片的输出数据。由于总线的可 访问性，信号线能够一次传输一个信号。当第一个存储芯片通过执行用于指 定时间tl的PBT来输出表征数据信号DQ4并且剩余的三个存储芯片重复相同 的PBT时，需要花费tl x 4的时间来测试4芯片的MCP (相同地，MCP堆叠有 四个存储芯片)。如上所述，测试时间随在MCP中堆叠的存储芯片的数量成比例地增加。 换句话说，时间效率降低了。同时，当测试时间增加时，测试成本也增加了。发明内容本发明的实施例专注于PBT装置，包括PBT装置或者与PBT装置相结合 的MCP装置以及相关的PBT方法，大大克服了因背景技术中的局限和缺点所 导致的一个或多个问题。本发明实施例的一个特征是提供一种PBT装置，其可以诸如减少测试时 间装置并因此减少测试费用。本发明实施例的另 一个特征是提供一种包括PBT装置或与PBT装置相结 合的MCP装置，其需要诸如减少了的测试时间并因此减少测试费用。本发明实施例的再一个特征是提供一种PBT方法，该方法能够诸如减少 测试时间并因此减少测试费用。通过提供包括在存储芯片中的PBT装置可以实现本发明的至少一个上述 和其他特征以及优点，该存储芯片被堆叠在MCP中并共享一数据信号线集。 该PBT装置可以包括比较单元，用于输出表征数据信号，该表征数据信号 分别是在提供给指定存储芯片的测试数据信号和从那里输出的相关数据信号 之间比较的表征；和编码单元，用于使用共享数据信号线集的第一子集来输 出表征数据信号，该第 一子集分别与其他存储芯片相关的编码单元所使用的 其他子集不重叠，根据第一测试模式寄存器组(MRS)信号，编码单元包含在 第 一子集中的共享数据信号线中选择一个或多个数据信号线。通过提供MCP,可以实现本发明的至少 一个上述和其它特征以及优点， 该MCP包括存储芯片，其共享多个数据信号线；和多个PBT装置，该PBT 装置至少分别地与存储芯片相结合，例如，以l: l的比率。每个PBT装置可以包括至少以下部件比较单元，用于分别输出提供给被结合的一个存储芯片的测试数据信号与从那里输出的相关数据信号之间的比较的数据信号表征；以及编码单元，用于使用共享数据线集的第一子集来输出表征数据信号， 该第 一子集分别与与其他存储芯片相关的编码单元所使用的其他子集不重 叠，根据第一测试模式寄存器组(MRS)信号，编码单元包含在第一子集中的 共享数据信号线中选择一个或多个数据信号线。通过提供同时测试堆叠在MCP中的存储芯片的PBT方法可以实现本发明 的至少一个上述和其它特征以及优点，其中该存储芯片共享一数据信号线集。 该PBT方法包括接收命令以在存储芯片上执行PBT;分别输出表示提供给 被结合的一个存储芯片的测试数据信号组与从那里输出的相关数据信号组之 间的比较的表征信号；在所共享的数据信号线集中选择一个或者多个数据信 号线的非重叠的子集，该非重叠的子集分别与存储芯片相对应；并通过数据 信号线的非重叠的子集分别输出表征信号。
通过参照附图对其实施例的详细描述，对于本领域普通技术人员来说， 本发明的上述和其他的特征以及优点将变得容易理解，其中图1是MCP结构的图(根据本发明的示范实施例)；图2A是为产生输入数据信号而在PBT装置之前(或者在前面，或者优先) 设置预比较器的图(根据本发明的示范实施例)；图2B是被输入到图2A中所示的比较器的信号的图(根据本发明的示范 实施例);图3是输入到PBT装置的信号和命令的图(根据本发明的示范实施例)；图4展示了 PBT装置的结构图(根据本发明的示范实施例)；图5是说明图4所示的多路复用器(MUX)和编码器的结构和操作的图(根据本发明的示范实施例)；图6是展示了图4所示比较器的详细结构的图(根据本发明的示范实施例)。
具体实施方式
在此，将2007年1月9日在韩国知识产权局提交的韩国专利申请号10-2007-0002651,并且发明名称为"能减少测试时间的并行位测试装置和并 行位测试方法"的申请作为参考并入全文。参照附图在下文中本发明将得到更加充分地说明，其中阐释了本发明的 具体实施例。然而，本发明可以具体为不同的形式且不应当理解为只局限于 此处所阐释的实施例。当然，提供这些实施例使得本申请被全面并完整的公 开，以及将本发明的范围完整传达给本领域的技术人员。在附图中，为了清楚地说明，层的尺寸以及范围可能被夸大。还应理解 当提到层或元件在另一层或村底之"上"时，其可以直接在其他层或者衬底 之上，或者也可以存在插入层。另外，应理解当提到层在另一层之"下"时， 其可以直接位于下面，且可以存在一个或多个插入层。此外，还应理解当提 到层位于两层"之间，，时，其可以是在两层之间的唯一的层，或者可能存在 一个或多个插入层。全文中相同的附图标记表示相同.的元件。图1为MCP IOO的结构示意图(根据本发明的示范实施例)。该MCP 100 的变化能够分别适应于不同的应用。参考图1,该MCP IOO可以具有堆叠有多个存储芯片的结构，例如四个 (即IOI, 102， 103， 104)。可选择地，其他数量的存储芯片可以堆叠在MCP IOO中。101-104中的每个存储芯片固有地包括(或者与其离散地关联，例 如按照1: 1的比率)PBT装置(下文将更详细的讨论)。存储芯片101-104 可以是，诸如动态随机存取存储器(DRAM)芯片等。该存储芯片101 1(M可 以具有诸如相同输入/输出信号电极结构，并且由此相关的PBT装置可以具有 诸如相同的输入/输出信号电极结构。同样地，存储芯片101, 102， 103和 104可以通过诸如相同的输入线接收输入数据信号，以及通过诸如相同的输 出线输出输出数据信号(或者表征数据信号)。换句话说，相同输入/输出信 号电极结构的效果(除了别的以外)就是提供共享的一组数据信号线集。被堆叠的存储芯片101， 102， 103和104可以是，例如布置在模型115 内部，并可以被电连接到控制装置(未示出)，例如通过诸如焊球113连接到 中央处理器(CPU)。而且，焊球113和每个存储芯片101， 102, 103, l(M通 过电线117连接。这里，所述的结构是MCP的多个可能的结构中的一个例子。 因此，应当理解MCP IOO的结构可以改变。从外部控制装置产生的时钟信号CLK和/或各种命令CMD可以传送到焊接 球113 。传输到焊球113的时钟信号CLK和/或各种命令CMD可以通过电线117传输到每个存储芯片101， 102， 103和104。通过电线117，被MCP IOO接收的一些而不必要是全部的信号在那被应 用到全部的芯片101, 102， 103和104。基于MCP IOO的特殊变型，在应用 之前分离某些被接收的信号。例如，每个存储芯片101, 102, 103和104可 以接收，例如，时钟启用信号(CKE)和芯片选择条形码(CSB)信号以便单 独地被操作。而且，剩余信号包括，例如，数据信号线(该数据信号线传输 数据输出信号)可以通常被传输到存储芯片101， 102， 103和104。并且， 当信号(例如，除该CKE信号和该CSB信号)被输出时，诸如避免从存储芯 片101， 102， 103和104的至少两个同时输出相同的信号是优选的。例如， 当存储芯片101通过第四数据信号线DQ4传输信号时，剩余的存储芯片102, 103和104不应当通过第四数据信号线DQ4传输信号。图2A是为产生输出数据信号而在PBT装置之前(或者在前面，或者优先) 设置预比较器的图(根据本发明的示范实施例)。该预比较器200包括多个比 较器211和213。第一比较器211包括多个XOR门201， 202， 203和204。第二比较器213 包括OR门205。在图2A展现的例子的情形中，该输入数据信号为4位信号。 因此，随着输入数据信号的位数的增加，XOR门和比较器的数目也增加。在 指定PBT设备的外部和在指定PBT装置之前选择其中一种的情况下，预比较 器200可以被合并到诸如其他的常规PBT装置。XOR门可以通过比较期望数据信号EDi和数据信号CDi来4企测失效位。 该期望数据信号EDi表示原始提供给测试主体的装置的信号。该数据信号CDi 表示在相同信号被提供给主体装置然后从主体装置输出到XOR门之后期望数 据信号EDi的形式。也就是说，比较该数据信号CDi和期望数据信号EDi来 检测它们是否相等，以便确定是否已经发生错误。例如，在寧2A中表示的例子的情形中，当传输数据为1101以及在传输 前原始数据为1100时，CDi=1101和EDi=1100。当数据信号CDi和期望数据 信号EDi相同时，该XOR门输出0,并且当它们不同时，XOR门输出l。根据 当前的例子，冲艮据接收的CD0=1和ED1=0， XOR门201处理位零(0)， i=0, 并且由于数据信号CDi和期望数据信号EDi不同，输出1。而且，由于数据 信号CDi和和期望数据信号EDi相同，剩余的XOR门202， 203和204分别输 出0。 OR门205接收1， 0， 0, 0的输入信号并通过OR运算输入信号输出1。也就是说，当OR门205的输出信号DQO为1时，错误发生，以及当输出信号 DQO为0时，错误不发生。这里输出信号DQ(HWl示在0R门205的输出终端上。这意味着从设置在 末端的比较器213输出的信号作为输入到PBT装置的数据信号DQ。图2B为图2A中说明的输入到比较器211和213的信号的图(根据本发 明的示范实施例)。在图2B中，为了读取被预先传输和存储的数据信号CDi， 激活位线的触发信号ACT 251在时钟信号CLK的上升沿被输入。接着，读取 信号READ 253在时钟信号CLK的下一个上升沿被输入。由于读取信号READ 25 3 故期望数据信号EDi被读取。图3为根据本发明一个实施例的输入到PBT装置的信号和命令的图。在 图3中，CLK， CMD和CSB分别表示时钟信号、命令信号和在逻辑低状态下被 激活的存储芯片选择信号。而且，图3基于图2A的例子，图3描述了一种在 一个MCP中堆叠四个同样存储芯片的环境。第一，时钟信号CLK可以持续地产生相同的频率。而且，可以在时钟信 号CLK的上升沿使用命令信号CMD。存储芯片选择信号CSB1, CSB2， CSB3和 CSB4可以分别被应用到MCP中的每个存储芯片。芯片选择信号CSB1可以应 用到位于堆栈最低处的第一存储芯片，芯片选择信号CSB2可以应用到位于堆 栈第二低处的第二存储芯片，芯片选择信号CSB3可以应用到位于堆栈第三低 处的第三存储芯片，芯片选择信号CSB4可以应用到位于堆栈最高处的第四存 储芯片。这里，PBT信号301可以表示执行PBT的命令。而且，模式寄存器组(MRS) 信号303, 304, 305， 306, C0N—ADRi和CON—ADRj可由用户输入并设定。该 MRS信号号303， 304， 305, 306， C0N—ADRi和CON—ADRj，可以为测试MRS信 号TMRS。该MRS信号CON—ADRi和C0N—ADRj可以分别地分类为第一类型测试 MRS信号TMRS-1。该MRS信号303， 304, 305和306可以分别地分类为第二 类型测试MRS信号TMRS-2。第一，当在时间t0使用PBT信号301时，PBT模式开始。存储芯片的操 作可以被归类到普通模式(在该模式中执行读取或者写入操作)和PBT模式 (在该模式中执行PBT)。当使用PBT信号301时，存储芯片以PBT模式工作。接着，使用第二测试MRS信号TMRS-2，即MRS信号303, 304, 305和306 (用于顺序地分别选择第一到第四存储芯片)。第二测试MRS信号3(B在时间1011被使用并且是被用户设置用于选择第 一存储芯片的信号。第二测试MRS信 号304在时间t2被使用并且是被用户设置用于选择第二存储芯片的信号。第 二测试MRS信号305在时间t3被使用并且是被用户设置用于选择第三存储芯 片的信号。最后，第二测试MRS信号306在时间t4被使用并且是被用户设置 用于选择第四存储芯片的信号。第一测试MRS信号TMRS-l,即CON_ADRi和CON—ADRj,可以被输入用于 独立地分组并选择分别连接到第一到第四存储芯片的数据信号线DQ。第一测 试MRS信号CON-ADRi可以表示为X以及第一测试MRS信号CON—ADRj可以表 示为Y。当XY为00时，连接到该第一存储芯片的数据信号线DQ可以被选择 为DQ4 311，当XY为01时，连接到该第二存储芯片的数据信号线DQ可以被 选择为DQ18 312，当XY为10时，连接到第三存储芯片的数据信号线DQ可 以被选择为DQ13 313,以及当XY为11时，连接到第四存储芯片的数据信号 线DQ可以被选择为DQ27 314。换句话说，当在时间tl使用第二测试MRS信号303时，第一存储芯片被 选择，并且当作为第一测试MRS信号CON-ADRi和CON—ADRj的XY输入为00 时，从第一存储芯片输出的信号通过数据信号线DQ4 311输出。这里，XY可 以基于用户变化以便激活不同的数据信号线DQ。例如，OO可以被设置为连接 DQ7和第一存储芯片。在数据信号线DQn上可提供每个存储芯片的表征数据信号。就指定存储存储芯片的内容中的错误状态(或者其中的不足)。结合当前实施例的一个PBT装置的例子可以将数据信号线DQn (其中表 征数据信号被传送)分别设置为对于每个存储芯片不相同。如图3所示，第 一存储芯片的表征数据信号可以被传送到DQ4 311，第二存储芯片的表征数 据信号可以被传送到DQ18 312，第三存储芯片的表征数据信号可以被传送到 DQ13 313，以及第四存储芯片的表征数据信号可以被传送到DQ27 n4。通过 使用该第一测试MRS信号TMRS-l (即CON—ADRi和CON—ADRj )将每个存储芯 片的表征数据信号设置为^皮传送到不同的数据信号线DQn,堆叠在MCP中的 存储芯片能够被同时测试。以下将参考图4和5进行详细说明。图4是根据本发明的示范实施例的PBT装置400的框图。在图4中，PBT 装置400可以包括比较单元420， MUX和编码器单元450，以及输出单元460,该输出单元本身可以包括DQ緩沖单元461，和DQ驱动器463。被测试的存储芯片(图4中未示出)可以提供测试信号。输入信号处理 器410可以从存储芯片中接收测试信号，并读出且然后输出被接收的信号。 可以通过PBT对从输入信号处理器410输出的信号运算。由此，图4揭示了 包括输入信号处理器410的PBT装置400。输入信号处理器410可以包括位线读出放大器(BLSA) 411，列选择信号 单元(CSL) 413， MUX415,以及输入/输出信号读出放大器(IOSA) 417。该 BLSA 411可以读出并且可以输出通过位线BL和互补位线/BL所接收的信号 IN—D。由此，当BLSA 411接收诸如32 (位)信号时，32信号被输出到位线 BL以及32信号被输出到互补位线/BL,以及由此总共输出64信号。CSL 413响应列选择信号将BLSA 411的输出信号输出到丽X 415。适合 MUX415的输入/输出(IO)存在不同类型。例如，隨X 415可以为局部输入/ 输出(LO) MUX或者全局10 (GIO) MUX。所有的存储芯片可以使用该输入信 号处理器410，并且本领域普通技术人员容易地知道输出信号处理器410的 结构和操作。MUX 415可以输出全局10 (即GIO)信号和互补GIO (/GIO)信号。该 IOSA 417可以接收GIO信号和从固X 415输出的该/GIO信号，以及可以通过 读出GIO信号和/GIO信号输出数据信号。从IOSA 417输出的数据信号被解 释为例如64位，因为(该例子的情形由图4表示)数据信号包括32数据信 号(10 )和32互补数据信号(/10 )。比较单元420可以包括多个比较器421, 423, 425, 427和429。比较单 元420可以通过判断输出数据信号IN—PBT是否相同输出表征数据信号，该信 号可以包括关于错误是否发生的信息。这种表征数据信号能够描述成表示在 提供给指定存储芯片的测试数据信号和从那里输出的相关数据信号之间的比 较结果。参照附图6比较单元420结构将被详细说明。这里，该输入数据信号 IN—PBT可以是从IOSA 417输出的信号，例如，排除了互补信号。由此，当 IOSA 417输出64 (位)信号时，比较单元42Q可以接收32 (位)输入数据 信号IN-PBT。该输入数据信号IN—PBT可以通过n数据信号线DQi被接收。图6是图4所描述的比较器单元420详细结构的图(根据本发明的示范 实施例)。参考图6，比较单元420可以包括多个诸如以OR门形成的比较器421、 423、 425、 427和429。在图6中，第一比较器421未示出(为了描述的简洁)。 第二比较器423可以包括诸如8个OR门，其中每个OR门可以接收诸如两个 数据信号DQ。该两个数据信号DQ可以为OR运算(通过逻辑OR运算结合的) 用于输出诸如一个信号到连接到下个终端的第三比较器423。这里，包括在 比较单元420内比较器的数目可以变化。例如，比较单元420可以包括，例 如，仅仅第一、二和三比较器421, 423和425以便用于输出，例如，四个数 据信号DQ到四个数据信号线DQ27、 DQ13、 DQ18和DQ4.例如，当制造存储芯片时，可以根据用户喜好设置输出数据信号的表征 数据线。例如，在OR门603的情况下，通过数据信号线(例如，DQ9和DQ11 ) 输入数据信号被OR运算，以及被OR运算的信号可以通过数据信号线诸如DQ9 被传输。可选择地，例如，用户可以配置比较单元42Q以通过数据信号线DQ11形式，例如，诸如0R门，和/或AND门等。如上所述，每个存储芯片可以包括相同的PBT装置(比较器和编码器)。 由此，例如，在图6中所示的比较器可以包括在每个存储芯片中。响应于第一测试MRS信号TMRS-1，图4中的MUX和编码器"0将表征数 据信号输出到用户所选择的数据信号线DQ。这里，第一测试MRS信号TMRS-1 可以调节从堆叠在MCP中的芯片内的每个编码器分别输出的表征数据信号， 使其用不同的数据信号线DQ被输出。输入到编码器的表征数据信号可以被改 变为由用户选择的另外的表征数据信号，以便通过对应的数据信号线DQ输出 被改变的表征数据线号。该第一测试MRS信号TMRS_ 1可以为 一个信号集并由 用户输入。也就是说，图4的MUX和编码器450可以通过共享数据信号线集的第一 子集输出表征数据信号。第一子集可以被配置以使得不与其他子集重叠，其 他子集分别被相应于其他每个存储芯片的MUX和编码器450使用。根据第一 测试MRS信号TMRS-1，可操作该MUX和编码器450在第一子集包含的共享集 中选择一个或者多个数据信号线。如图6所示，当比较单元420包括，例如，第一到第五比较器(五个比 较器)(在图6中第一比较器也未示出)，被输出的表征数据信号可以以1 ( 1 位)的形式，并且可以通过数据信号线DQ4被输出。例如，在MCP中堆叠相同的芯片，可以通过诸如数据信号线DQ4，从第五比较器429输出该表征数 据信号。PBT装置400可以将从被堆叠的芯片中输出的表征数据信号分别连接到 图4的MUX和编码器450中的不同的数据线。这样，表征数据信号可以同时 从每个芯片输出。参照附图5, MUX和编码器450的运算和结构在下文将被详细说明。回到图5, DQ緩沖器461可以緩冲并且输出从丽X以及编码单元450接 收的信号。并且，DQ驱动器463可以驱动并且输出DQ緩冲单元461的输出。图5是描述了图4所示的MUX和编码单元450的结构和运算的图(根据 本发明的示范实施例)。在图5中，图4的比较器420包括五个比较器。表征数据信号从第五比 较器421输出。响应于由用户设置的第一测试MRS信号TMRS-1A， B， C和D 集，MUX和编码单元450判断传输表征数据信号的数据信号线，并且将该表 征数据信号输出到相应的緩冲器。这里，DQ緩冲器单元461包括连接到数据信号线的多个緩冲器。例如， 第一DQ緩沖器554,第二DQ緩沖器553，第三DQ緩冲器552，和第四DQ緩 冲器551可以被分别的连接到数据信号线DQ1， DQ2, DQ3和DQ4。连接到每 个緩冲器的数据信号线可以由用户设置为不同。在第一存储芯片中，当在激活状态下用户仅输入TMRS-1A时，表征数据 信号可以通过Path—1A 514被输出。由此，表征数据信号可以被输出到连接 在第一DQ緩冲器554的数据信号线。在第二芯片中，当在激活状态下用户仅 输入TMRS —1B时，表征数据信号可以通过Path-lB 513输出。由此，表征数 据信号可以被输出到连接到第二DQ緩冲器553的数据信号线。也就是说，用户可以独立设置第一测试MRS信号TMRS-1A、 B、 C、 D以便 分别从使用不同数据信号线的多个芯片中同时输出表征数据信号。如上所述，根据本发明的一个或者多个实施例的PBT装置可以在用户选 择的基础上设置测试MRS信号TMRS，并且因此能够同时测试多个单独的被堆 叠的芯片(若非全部的话)。由此，与传统技术测试n个芯片需要nxtl相比， 测试时间能够减少1/n。这里，当输出一个表征数据信号(例如1位)和全部数据信号线为诸如 16时，能够同时测试16个芯片。而且，当输出两个数据信号(例如2位)和全部数据信号线为诸如16时，能够同时测试8个芯片。根据本发明的实施例能够减少测试时间的PBT方法可以具有与上述的能 够减少测试时间PBT装置具有相同的技术特点。由此，因为参考上述本领域 普通技术人员能够理解PBT方法，因此省略了关于PBT方法的详细说明。如上所述，PBT装置，根据测试MRS信号选择，使用不同的数据信号线， 通过输出表征数据信号能够同时测试多个芯片。由此，可以减少测试时间获 得快速的测试，并且因此能够减少测试成本。这里已公开了本发明的实施例，尽管使用了特殊的术语，但该术语被使 用并且按照通常的和说明性的意思来理解，并非限制的目的。因此，本领域 普通技术人员可以理解，在不背离下述权利要求所阐明的本发明的精神和范 围下可以进行各种形式和细节上的变化。
权利要求
1. 一种包含在存储芯片中的并行位测试PBT装置，该存储芯片被堆叠在多芯片封装MCP中并共享一数据信号线集，该PBT装置包括比较单元，用于输出表征数据信号，该表征数据信号是在提供给指定存储芯片的测试数据信号和从那里分别输出的对应数据信号之间比较的表征；和编码单元，用于使用共享数据信号线集的第一子集来输出表征数据信号，该第一子集与其他存储芯片对应的编码单元分别使用的其他子集不重叠，根据第一测试模式寄存器组MRS信号，编码单元在包含在第一子集中的共享数据信号线集中选择一个或多个数据信号线。
2、 如权利要求1所述的PBT装置，其中该第一测试MRS信号，通过改 变路径控制经由第一子集输出的表征数据信号，输入到编码单元的表征数据 信号经过该路径被输出。
3、 如权利要求2所述的PBT装置，其中由用户设置和输入该第一测试 MRS信号。
4 、 如权利要求1所述的PBT装置，其中当表征执行PBT命令的第二测 试MRS信号被应用到存储芯片用于同时测试存储芯片时，启动每个PBT装置， 并且由用户设置和输入该第二测试MRS信号。
5、 如权利要求3所述的PBT装置，还包括緩冲单元，用于緩沖然后输 出从编码单元输出的表征数据信号。
6、 如权利要求3所述的PBT装置，其中当输入2n输入数据时，比较单 元包括从1到n个比较器，以及基于所包括的比较器的数量确定输出的表征 数据信号的数目。
7、 如权利要求6所述的PBT装置，其中，当包括k个比较器时，比较 单元输出2n-l个表征数据信号，比较器以串联形式连接并且在前的比较器的 输出信号为下一个比较器的输入信号，其中k和n为整数，并且Kk《n。
8、 如权利要求5所述的PBT装置，还包括驱动器，用于接收从緩冲单 元输出的输入信号，并且用于驱动和输出所接收的信号到由第 一测试MRS信 号指定的数据信号线上。
9、 如权利要求7所述的PBT装置，其中每个比较器使用OR门来比较和确定所接收的数据信号是否相同，并且当2k个数据信号被输入到相应的比较器时，包括2卜'个0R门。
10、如权利要求1所述的PBT装置，还包括一个位于先于比较器的位置 并且包括至少一个位线读出放大器的输入信号处理器，用于输出反相信号和 非反相信号，其中比较器接收从输入信号处理器输出的非反相信号。
11 、 如权利要求9所述的PBT装置，其中比较单元包括五个串联的比较器；第一比较器设置在串联队列中的第一个，接收32位数据信号，并且第五 比较器设置在串联队列中的第五个，输出l位表征数据信号，该第一比较器包括逻辑OR运算该数据信号的16个0R门，并输出16个 信号到第二比较器的输入端；和该第五比较器包括对从连接到其上的第四比较器所接收的输出信号逻辑 0R运算的一个0R门，该一个OR门的输出为1位表征数据信号。
12、 如权利要求9所述的PBT装置，其中 比较单元包括四个串联的比较器；第一比较器设置在串联队列的第一个，接收32位数据信号，并且第四比 较器设置在串联队列的第四个，输出2位表征数据信号，该第一比较器包括逻辑0R运算该数据信号的16个OR门，并输出16个 信号到第二比较器的输入端，和该第四比较器包括对从连接到其上的第三比较器所接收的输出信号逻辑 0R运算的一个OR门，该一个OR门的输出为2位表征数据信号。
13、 一种同时测试被堆叠在多芯片封装MCP中存储芯片的并行位测试PBT 方法，该存储芯片共享一数据信号线集，该PBT方法包括接收命令以在存储芯片上执行PBT;分别输出表示在提供给指定存储芯片的测试数据信号群和从那里输出的 对应数据信号群之间比较的表征数据信号；从共享数据线集中选择一个或多个数据信号线的非重叠子集，该非重叠 子集分别对应于各存储芯片；和通过数据信号线的非重叠子集分别输出表征数据信号。
14、 如权利要求13所述的PBT方法，其中该第一测试MRS信号，通过 改变路径控制将被输出到不同数据信号线的表征数据信号，从存储芯片输出 的表征数据信号经过该路径被输出。
15、 如权利要求14所述的PBT方法，其中由用户设置和输入该第一测 试MRS信号。
16、 如权利要求14所述的PBT方法，其中命令的输入包括 输入命令到全部的存储芯片；以及通过对所有芯片使用存储芯片选择信号来选择全部的将进行并行位测试 的芯片。
17、 如权利要求14所述的PBT方法，其中在执行PBT和输出表征数据 信号时，输出数据信号被比较并且使用0R门确定其一致性。
18、 一种多芯片封装MCP装置，包括共享多个数据信号线的存储芯片；和 至少分别与存储芯片相关联的多个并行位测试PBT装置； 每个PBT装置包括比较单元，用于输出表征数据信号，该表征数据信号是在提供给指定存 储芯片的测试数据信号和分别从那里输出的对应数据信号之间比较的表征； 和编码单元，用于使用共享数据信号线集的第 一子集来输出表征数据信号， 该第 一子集分别与其他存储芯片对应的编码单元所使用的其他子集不重叠， 根据第一测试模式寄存器组MRS信号，编码单元在包含在第一子集中的共享 数据信号线中选择一个或多个数据信号线。
19、 如权利要求18所述的MCP，其中存储芯片和PBT装置之间具有1: 1 的比率。
20、 如权利要求18所述的MCP，其中该第一测试MRS信号，通过改变 路径控制经由共享数据信号线集的第一子集输出的表征数据信号，输入到编 码单元的表征数据信号经过该路径被输出。
全文摘要
一种包含在存储芯片中的并行位测试(PBT)装置，该存储芯片被堆叠在多芯片封装(MCP)中并共享一数据信号线集，该装置可以包括比较单元用于输出数据信号，该数据信号分别是在提供给指定存储芯片的测试数据信号和从那里输出的相关数据信号之间比较的表征；以及编码单元用于使用共享数据信号线集的第一子集来输出表征数据信号，该第一子集分别与其他存储芯片相关的编码单元所使用的其他子集不重叠，根据第一测试模式寄存器组(MRS)信号，编码单元从包含在第一子集中的共享数据信号线中选择一个或多个数据信号线。
文档编号G11C29/14GK101256841SQ200810092058
公开日2008年9月3日 申请日期2008年1月9日 优先权日2007年1月9日
发明者千权数, 张贤淳, 徐升焕, 赵耸焕 申请人:三星电子株式会社