多比特快闪存储器件及其编程和读取方法

专利名称：多比特快闪存储器件及其编程和读取方法
技术领域：
本发明涉及半导体存储器件，更特别地涉及能够在单个存储单元中存储 多比特数据的多比特快闪存储器件及其编程和读取方法。
背景技术：
半导体存储器件大体上可以分类为易失性半导体存储器件和非易失性 半导体存储器件。
易失性半导体存储器件处理读取和写入速度快，但是其缺点在于，当停 止外部电源时，存储的数据就失效了。另一方面，非易失性半导体存储器件 即使在外部电源中断时也能够保持数据。因此，非易失性半导体存储器件用 于存储无论电源是否中断都必须被保存的数据。非易失性半导体存储器件的
例子包括掩模型只读取存储器(MROM)、可编程只读取存储器(PROM)、 可擦可编程只读取存储器(EPROM)以及电可擦可编程只读取存储器 (EEPROM )。
通常，对于普通使用者检索存储的数据来讲，MROM, PROM和EPROM 具有写入和删除相对不太方{更的系统。然而，由于在EEPROM中可以电地 写入和删除，所以其应用被扩展用于需要稳定地更新的系统编程中和辅助存 储器件中。具体地，由于快闪存储器EEPROM比传统EEPROM更高度的集 成，其可被用作一大容量辅助存储器件。在快闪存储器EEPROM中，与其 他快闪存储器EEPROM相比，与非型快闪存储器EEPROM (在下文中为与 非型快闪存储器)尤其被高度地集成。
在快闪存储器件中，与存储在每个存储单元的比特个数相对应而确定可 以被存储在每个存储单元中的数据状态。于其中在单个存储单元中存储l比 特数据的存储器单元被称为单比特单元或单电平单元(SLC)。而于其中在 单个存储单元中存储多比特数据(例如多于2比特)的存储器单元被称为多 比特单元、多电平单元(MLC)或多状态单元。近来，随着对更高度集成的需求的增长，能够在单个存储单元中存储多比特数据的多电平快闪存储器成 为研究热点。

发明内容
i'——'范性实施例沙.
在一个示范性实施例中，对快闪存储器件进行编程的方法可被配置为在每单
位单元中编程多个比特，其中依据用于在被选中编程的比特的最在前(the most previous )的比特的编程是否被跳过来设置被选中比特的编程条件。
在另 一个示范性实施例中，对快闪存储器件进行编程的方法可以被配置 为对每单位单元编程多个比特，并且依据用于在被选中进行编程的比特的最 先前的比特的编程是否被跳过来设置被选中比特的读取电压。
在又一个示范性实施例中，快闪存储器件可以包括配置为在每单元编 程多个比特的存储单元阵列；以及被配置为依据对在该单元中将被编程的比 特的最先前的比特的编程是被跳过或未被跳过，对将被编程的比特设置编程 条件的控制电路。
在另一个示范性实施例中，存储系统可以包括快闪存储器件；和被配 置为控制该快闪存储器件的存储控制器，其中该快闪存储器件包括权利要求 15所描述的快闪存储器件。
在另一个示范性实施例中，计算系统可以包括主机;快闪存储器件； 和被配置为依据来自主机的请求控制该快闪存储器件的存储控制器，其中该 快闪存储器件包括权利要求15所描述的快闪存储器件。


包括附图以提供对本发明进一步的理解，并且其被并入且组成该说明书 的一部分。附图示出了本发明的示例性实施例，并且与描述一起用于解释本 发明的原理。在附图中
图1示出依据本发明的快闪存储器件的配置；
图2和图3是图1的单元阵列的配置的示例；
图4示出图2的快闪存储单元的编程状态的散布(dispersion);
图5示出针对图2的快闪存储单元的每一比特的页地址分配结果的示
例；图6是示出依据本发明第一个实施例的编程方法的流程图7示出依据图6的编程的方法的编程状态的转换；
图8是依据本发明第二个实施例的编程方法的流程图9示出依据图8的编程的方法的编程状态的转换；
图10是描述了依据本发明第三个实施例的编程方法的流程图ll描述了依据图10的编程的方法的编程状态的转换；
图12是一个流程图，其描述了一种读取依据图IO的方法被编程的第i+l
个比特值的方法；
图13是示出依据本发明第四个实施例的编程方法的流程图14示出了依据图13的编程方法的存储单元的编程状态的转换；
图15是一个流程图，其描述了一种依据图13所描述的方法被编程的第
i+l个比特值的读取方法；
图16示出图1的本发明的包括快闪存储器件的存储系统； 图17是一个包括本发明的快闪存储器件的计算系统的配置。
具体实施例方式
现在将参考附图在下文中更充分地描述本发明，附图中展示了本发明的 实施例。然而本发明可以体现为许多不同的形式，不应该解读取为局限于这 里所阐述的实施例。相反，提供这些实施例以使得本公开彻底和完整，以及 把本发明的范围充分地传递给本领域技术人员。在图中，为了清楚起见层和 区域的厚度被放大。全文中，相似的数字指代相似的元件。
可以理解当一个元件或者层涉及"在…上"，"连接到"或"耦接到"另 一个元件或层，其可以是直接在另一元件上，连接到或耦合于另一元件，或 者层，或者可以出现插入的元件或层。相反，当元件涉及"直接在...上"，"直 接地连接到"或"直接地耦接到，'另一个元件或层，则没有插入的元件或层。 如这里使用的，术语"和/或"包括相关列出项目中的一个或者多个的任意和 所有组合。
应该理解，尽管这里使用术语第一、第二、第三等等来描述不同的元件、 组件、区域、层和/或部分，-f旦这些元件、组件、区域、层和/或部分不应该 局限于这些术语。这些术语仅被用来区分一个元件、组件、区域、层或部分 与另一个区域、层或部分。因此，在不背离本发明的教导的情况下，以下讨论的第一元件、组件、区域、层或者部分可以被称为第二元件、组件、区域、 层或者部分。
在这里可以使用空间上相对的术语，例如"在...之下"，"在...下面"， "在...底部"，"下面的"，"在...之上"，"在...顶部"，"上面的"等等，以易 于说明书描述图中所示的一个元件或特征相对于其它元件或特征的关系。应 该理解，附加于图中所示的方位，空间相对的术语试图包括使用中或操作中 的器件的不同方位。例如，如果图中的器件被倒置，则被描述为在其它元件 或特征的"下面"或"之下"的元件，将位于其它元件或特征的"上面"。 因此，示范性术语"在...下面"可以包括上面和下面的两个方向。器件可以
以其它方式(被旋转90度或处于其它方向)被定向，在这里使用的空间上 相对的描述符作相应的解释。同样，如这里所使用的，"横向"涉及与垂直 方向基本正交的方向。
这里所使用的术语仅仅是为了描述具体的实施例的目的，而并不意在限 制本发明。如这里所使用的单数形式"一"，"一个"和"该"也意味着包括 复数的形式，除非上下文中清楚指示其他方面。还应当理解，当在本说明书 中使用术语"包括"和/或"包括"时，其指定了一定特征、整体、步骤、操 作、元件和/或组件的存在，但并不排除存在或附加一个或多个其它特征、整 体、步骤、操作、元件、组件和/或它们的组。
这里，参考示意性说明本发明的理想化实施例(以及中间结构)的交叉 部分，描述本发明的示范实施例。如此，例如，作为加工技术和/或公差的结 果，根据该说明的形状的变化是可被预料的。因此，本发明的实施例不应当 解读取为限制于这里所说明的区域的具体形状，而是包括在形状上存在的由 于例如制造产生的偏差。例如，以矩形所说明的注入区域将典型地在其边缘 处具有圆的或弯曲的特征和/或注入浓度的梯度，而并非从注入的区域到非注 入的区域的二元变化。类似的，由注入形成的隐埋区可能导致在隐埋区和通 过其发生注入的表面之间的区域的一些注入。因此，在图中所说明的区域本 质上是示意性的，并且它们的形状并不是意在说明一个器件的区域的实际形 状以及不是意在限制本发明的范围。
除非另外地定义，这里使用的所有的术语(包括技术和科学术语)具有 与本发明所属领域的普通技术人员通常理解的意思相同的含义。相应地，这 些术语可以包括在某一时间后创建的等效的术语。还应该理解，那些例如在通常使用的字典里面定义的术语，应该解释为具有与本说明书和相关技术的 上下文中意思一致的含义，而不应该解释为理想化的或者过于形式化的意 思，除非在本文中特意如此规定。
图1是依据本发明的快闪存储器件100的配置。图2和图3是图1所示 的单元阵列110的配置的示例。
参考图1、 2和3,本发明的快闪存储器件100包括存储了 N比特数据 信息(N等于1或者更大的正数)的存储单元阵列110。每单元存储N比特 数据信息的存储单元被称为多电平单元(MLC)。该存储单元阵列110可以 包括用于存储一般数据的主区域和用于存储附加信息(例如，标志信息、纠 错码、器件号码、制造者号码以及页信息)的备用区域。主区域可以存储N 比特数据，而备用区域可以存储10比特数据或N比特数据。
单元阵列110包括排列为多个行(或字线)和多个列(或位线)的存储 单元。包含在单元阵列110中的多个存储单元配置为多个存储块(MB)。包 含在每一个存储块中的存储单元可以具有如图2所示的与非(NAND)串结 构，或者也可以具有如图3所示的或非(NOR)结构。如将被详细描述的， 本发明的快闪存储器件100的工作特性可以应用于所有图2的NAND型存 储单元和所有图3的NOR型存储单元。另外，本发明的快闪存储器件100
件，而且还可以应用于电荷撷取(trap )快闪存储器(CTF )，在CTF中电荷 存储层由多个绝缘层组成。
在本发明中，具有NAND型串结构的多电平单元(MLC)快闪存储器 件将作为本发明应用的一个示范来描述。然而，对于本领域的普通技术人员 应当显而易见的是，将被描述的快闪存储器件并不局限于本发明的快闪存储 器件的特定形式、或编程或读取特性，也不局限于图2所示的快闪存储单元。
参考图2，存储块MB包括多个串111，其配置为分别对应于多个列或 位线^。-S4-，。串ill的每一个包括串选择晶体管SST、多个存储单元 ^-^"以及地选择晶体管GST。在每一个串111中，串选择晶体管SST 的漏极连接到对应的位线，地选择晶体管GST的源极连接到公共源极线 CSL。多个存储单元^。-!串联连接在串选择晶体管SST的源极和地选择 晶体管GST的漏极之间。排列在相同行的存储单元的控制栅极共同连接到 对应的字线肌。-肌m-!。串选择晶体管SST由通过串选择线SSL提供的电压控制，地选择晶体管GST由通过地选择线GSL提供的电压控制。存储单元 ^。 -^m—,由通过对应的字线肌。-肌w提供的电压控制。连接到每一个字线 Wl。 _『k—t的存储单元存储等于一 页或者多页的数据。
以一页为单元执行NAND型快闪存储器件的编程或者读取操作，并且 以块为单元执行被编程数据的删除操作，该块包括多页。与每一页的编程操 作或删除操作相关的信息被存储在分配于备用区域(或主区域的一部分)的 标志单元中。其被称为标志信息(FL)。如果是其中每单元存储N比特数据 的多电平单元的话，则对每一个比特的编程^^喿作可#皮独立地4丸4亍直至最多N
次。在连接到相同字线肌。-肌"的单元处，以页为单位执行对多电平单元 的每一个比特的编程操作。与每一个比特对应的页编程信息(以下称为标志 信息FL)被独立地存储在每一个对应的标志单元中。标志单元可以由多电 平单元MLC和/或单电平单元SLC组成，该单电平单元SLC具有与图2的 NAND串结构相同的结构。以及该标志单元可以在单元阵列110的备用区域 形成，或者在单元阵列110的主区域形成。标志单元的形式和个数可以依照 单元阵列110的结构而变化。
再参照图1，控制电路150控制与快闪存储器件100的编程、删除和读 取操作相关的所有操作。根据控制电路150的控制，要被编程的数据通过一 緩存(未示出)加载在写入/读取电路130处。在存储单元被编程的间隔期间， 控制电路150控制译码电^各120、电压产生电路160和写入/读取电^各130， 以使得分别将编程电压Vpgm提供给被选中的字线、将通过电压Vpass提供 给未被选中的字线以及将OV电压提供给块体(bulk )，在该块体上形成存储 单元。根据增量步进脉冲编程(ISPP)产生该编程电压Vpgm。当重复编程 循环时，编程电压Vpgm的电平逐步地增加，每次增加同样的预定增加的电 压量(AV)。依据外部的(例如存储控制器)或内部的(例如控制电路150) 的控制，在每一编程循环中使用的多个编程电压Vpgm的电源、电压电平以 及电压电源周期可以变化为或修正为多种的形式。特别地在本发明中，基于 在前比特的编程发展状态调整当前比特的编程电压的电平和与该编程电压 对应的读取电压的电平。对每一个比特的编程发展状态可以通过使用标志信 息FL来验证。标志信息用于提供关于在选中的存储单元中的执行第n个比 特的编程的信息，或者关于对被跳过的第n个比特的编程操作的信息。
在图1中，电压产生电路160产生要提供给每一个字线的字线电压(例如，编程电压Vpgm 、读取电压Vread或通过电压Vpass )，以及要提供给块 体(例如阱区)的电压，在该块体中形成存储单元。通过在控制电路150处 的控制来执行电压产生电路160的电压产生操作。译码电路120响应控制电 路150处的控制而选择存储单元阵列110中的一个存储块(或扇区)以及选 择该被选中的存储块的一条字线。译码电路120响应控制电路150处的控制
字线电压。
由控制电路150控制写入/读取电路130，如读取出放大器或写入驱动器 一样，根据操作模式来操作。例如，如果是验证/普通读取操作，则该写入/ 读取电路130就如读取出放大器一样执行从存储单元阵列110中读取数据。 如果是普通读取操作，从该读取/写入电路130读取出的数据被输出到外部
(例如，存储控制器或主机)，并且将在验证/读取操作期间读取的数据提供 给通过/失败验证电路(未示出)。
如果是编程操作，则该写入/读取电路130就如写入驱动器一样操作，其 根据要被存储在存储单元阵列IIO中的数据驱动位线。该写入/读取电路130 在编程操作期间从緩冲器接收用于存储单元阵列IIO的数据的输入，并依据 该输入的数据驱动位线。为了操作这个，写入/读取电路130可以由分别与列
(或位线)或列对(或位线对)对应的多个页緩冲器(未示出)组成。由写 入/读取电路130执行的编程操作和读取操作响应于控制电路150处的控制以
独立地操作构成多电平单元MLC的每一个比特。在这种情况下，使用于编 程/读取操作的编程/读取电压可以在当前比特要被编程/读取前，依据对在前
比特的编程是否被执行而变化。
图4说明图2的快闪存储器单元的编程状态的散布。它是3比特多电平 单元的编程状态散布的一个示例。然而，这是一个可应用本发明的示例，图 4所说明的编程状态的散布可以被定义成其他的形式。
参考图4，可以在单个存储单元中存储N比特(例如，3比特)，并且通 过页编程操作可以独立地编程每一个比特，该页编程操作也是独立地执行。 这里，独立的页编程算法可以应用到与每一个比特对应的每一个页编程操 作。每一个页编程算法意味应用于在ISPP编程算法的每一个编程循环中的 编程算法。
例如，第l个比特(即最低有效比特；LSB)的编程可以由第一个页编程算法来执行。在第一个页编程算法中，依据加载到页緩冲器的数据值，仅 仅最低有效比特值被编程为"1"或者"0"。其中，两个较高的比特保持删 除状态(即"11")。结果，通过第一个页编程算法，存储单元获得"111"
的数据状态或"110"的数据状态中的一个。存储单元处于"111"状态意味 处于删除状态，而处于"110"状态的存储单元的阈值电压意味一单元被编
程到高于处于"111"状态的存储单元的阈电压的电压。
第2个比特的编程可以由第二个页编程算法来执行。在第二个页编程算 法中，依据加载到页緩冲器的数据值，仅仅被选存储单元的第2个比特的值 被编程为"1"或者"0"。其中，第1个比特的值和第3个比特的值保持在 前的状态。换句话说，在处于"111"状态的存储单元中，仅仅第2个比特 的值可以由编程算法编程为"1"或者"0",用以转换到编程状态"111"或 "101"中的任一个；处于"110"状态的存储单元具有要被编程为"l"或者 "0，，的第2个比特的值，用以转换到编程状态"100"或"110"中的任一个。 随后，第3个比特(即最高有效比特；MSB)的编程可以由第三页编程 算法来执行。在第3个比特的编程算法中，依据加载到页緩沖器的数据值， 仅仅被选存储单元的第3个比特的值被编程为"l"或者"0"。其中，第l个 比特的值和第2个比特的值保持在前的状态。结果，该存储单元被编程为 "111"、 "011"、 "001"、 "101"、 "100"、 "000"、 "010"或"110"中的一个。
这样的页寻址方法不仅可以用于单电平快闪存储器件，也可以用于多电平快 闪存储器件。如果是存储有多个数据比特的多电平单元，则用于每一个数据 比特编程的每一个页地址可以独立于其他数据比特来分配。
图5说明图2的快闪存储单元的每一个比特的页地址分配结果的示例。 参照图5，页地址可以连续分配，其用于在编程操作期间，每一个快闪 存储单元中从最低有效比特(LSB)到最高有效比特(MSB)的编程中。在 这种情况下，可以指定页地址。在第i个或小于第i个的比特是在相邻的存 储单元中编程的条件下，配置页地址以在^皮选中的存储单元处编程第i+l个 比特。然而，根据页地址的分配情形，在一些存储单元中可以跳过对一个中 间比特的页地址分配，如图5所示。地址分配的跳过导致跳过对应存储单元 中对应比特的编程操作。参照图5,在存储单元M0和M3中，总共3个地址可被分配，其范围 从配置为编程第1个比特的地址到配置为编程第3个比特的地址。在存储单 元MO和M3中，从第1个比特到第3个比特的这3个比特将被依次地编程。 在这种情况下，编程状态的散布将与图4所示的第一个到第三个页编程算法 的编程状态的变换结果相同。在存储单元M2中，可以不分配配置为编程第 3个比特的地址，而仅仅分配配置为编程第1个和第2个比特的地址。因此， 在存储单元M2中仅仅第1个比特和第2个比特将被依次地编程。在这种情 况下，编程状态的散布将与图4所示的第一个和第二个编程算法的编程状态 的变换结果相同。换句话说，如果形成多电平单元的多个比特中最在前的一 个比特的编程没有^皮跳过(例如，如果是存^f诸单元MO、 M3和M2的话)， 则该编程状态的散布将与图4所示的编程状态的变换结果相同。
然而，在存储单元M1中，也可以不分配配置为编程第2个比特的地址， 而可以仅仅分配配置为编程第l个和第3个比特的地址。在这种情况下，在 存储单元M1中，将跳过对第2个比特的编程，而将在第l个比特被编程后 执行第3比特的编程。每一个比特的编程操作与最在前的比特的编程状态紧 密相关。如果执行第3个比特的编程，而不考虑被跳过的第2个比特的编程， 可能会引致图4的编程状态从期望的形式变化到非期望的形式。这意味着在 第3个比特的编程期间如果不考虑被跳过的第2个比特的编程，则可能会出 现一些问题。更简要地，如果不考虑被跳过的第i个比特(例如，第2个比 特)的编程而执行第(i+l)个比特(例如，第3个比特)的编程，则在第
(i+l)个比特(例如，第3个比特)的编程期间，该存储单元的一个或多 个LSB (最低有效比特)的数据比特(例如，第1个比特或第2个比特的数 据比特)可能从"1"变为"0"或从"0"变为"1"。这使阈值电压的分布 和/或对应的编程状态变化为不期望的形式。因此，如果在第(i+l)个比特
(例如第3个比特)的编程中不考虑被跳过的第i个比特(例如第2个比特) 的编程，则在对第(i+l)个比特(例如第3个比特)的编程操作中可能发 生编程错误。为了避免上述的问题，本发明提供一种新的编程电压和/或读取 的方法，其中编程状态的散布不变化(或其编程状态的变换可被精确地反映 到读取操作)，即使跳过对中间比特的编程操作。依据本发明示范性实施例 的编禾呈方法和读耳又方法如下。
图6是说明依据本发明第一个实施例的编程方法的流程图。图6说明在多电平单元中依据是否执行第i个比特的编程而对第(i+l )个比特编程的方
法的示例。图7说明依据图6的编程方法的编程状态的变换。图7是依据本 发明第一个实施例，在跳过对3比特的多电平单元中的第2个比特的编程的 情况下，第3个比特的编程状态的变换示例。将在下面描述的编程和读取特 性并不局限于3比特多电平单元，其也可以应用于多电平单元的其它多种形 式。
参照图6，依据本发明的编程快闪存储器件的方法是当执行第(i+l) 个比特的编程时，初始检查与被选中的存储单元的第i个比特(例如第2个) 对应的标志单元的状态(SIOOO)。标志信息FL存储在标志单元中，并指示 第i个比特是否被编程(即，指示第i个页编程算法是否被执行)。例如，如 果被选中的存储单元的第i个比特被编程，则在对应的标志单元中的标志信 息FL被设置为一预定值(例如"1"或"0")。如果被选中的存储单元的第 i个比特未^皮编程，则在对应的标志单元中的标志信息FL将不#皮{殳置。
作为S1000的识别结果，如果与被选中的存储单元的第i个比特对应的 标志信息FL被设置为一预定值，则执行第(i + 1 )个(例如，第3个)页 编程算法(S1100)。在S1100，应用普通第(i+l)个页编程算法的ISPP编 程条件(例如，编程电压电平Vpgm,编程电压Vpgm的供给次数，增加的 电压量(AV)，编程电压的供给周期)。在这种情况下，不跳过中间比特的 编程操作。因此，第(i+l)个比特的编程状态的转换与图4所示的第(i+l) 个比特的编程状态相对应作为期望的形式。
作为S1000的识别结果，如果与被选中的存储单元的第i个比特(例如 第2个)对应的标志信息FL没有被设置为一预定值，则执行第i个页编程 算法，该算法将被选中的存储单元的第i个比特编程为"1" (S1200)。换句 话说，在步骤S1200，将被选中的存储单元的第i个比特一律编程为数据值 "1",而不要考虑要被编程的数据值。在步骤S1200，应用第i个页编程算 法的ISPP编程条件。依据外部的(例如，存储控制器)或内部的(例如， 控制电路150)的控制，该ISPP编程条件可以变化或修改成多种形式。从在 步骤S1200执行的编程操作获得的第i个比特的编程状态的转换等于图7所 示的1201和1202。随后，该过程移至步骤S1100以执行普通第(i+l )个(例 如，第3个)页编程算法。在该第(i+l)个页编程算法中，依据加载到页 緩沖器的编程数据值，将被选中的存储单元的第(i+l )个比特的值编程为"o"或"r，。作为在步骤siioo执行的编程算法的结果，第(i+i)个比特
的编程状态的转换等于图7所示的1101和1102。图7所示的1101和1102 的编程状态与图4所示的第(i+l)个比特的编程状态相对应作为期望的形 式。
如上所述，依据本发明的编程方法是在执行第(i+l)个页编程算法之 前初始验证是否执行了第i个比特的编程。接着依据验证结果，正常地执行 第(i+l)个页编程算法，或者在第i个比特被编程为"1"后，执行第(i+l) 个页编程算法。根据该编程方法，编程的转换可以逐步地进行，并且即使在 中间比特的编程被跳过的情况下，也可以获得期望的编程状态(例如，图4) 而没有编程错误。从第(i+l)个页编程开始，而不考虑被跳过的第i个比特 的编程的快速编程的状态变化，可能增加来自相邻存储单元之间的电荷耦合 的感应。为了避免这个情况，如果中间比特的编程^皮跳过，则本发明的编程 方法就在该中间比特处写入假数据(即1 )。从而，编程状态的转换可以逐步 地执行。在该编程方法中，来自电荷耦合的感应可以被降低，并且即使中间 比特的编程被跳过，也可以准确地执行稍后将要执行的一比特的编程。参照 图7所示，可以看到，即使中间比特的编程被跳过，第(i+l)个比特的编 程状态仍与图4所示的第(i+l)个比特的编程状态相对应。在这种情况下， 在普通读取操作期间，可以读取依据本发明第一个实施例的编程方法编程的 数据值而不需要单独的电压调节。
图8是依据本发明第二个实施例的编程方法的流程图。图8说明依据在 多电平单元中是否执行第i个比特的编程来编程第(i+l)个比特的方法的示 例。图9说明依据图8的编程方法的编程状态的转换。图9是在如果一3比 特多电平单元的第2个比特的编程被跳过时，依据本发明第一个实施例的第 3个比特的编程状态的转换的示例。将在下面描述的编程和读取特性并不局 限于3比特多电平单元，其也可以应用于多电平单元的其它多种形式。
参照图8，依据本发明编程快闪存储器件的方法是当执行对第(i+l) 个比特的编程时，初始检查与被选中的存储单元的第i个比特(例如第2个) 对应的标志单元的状态(S2000)。作为步骤S2000的识别结果，如果与被选 中的存储单元的第i个比特对应的标志信息FL被设置为一预定值，则执行 第(i+l)个(例如第3个)页编程算法(S2100)。在步骤S2100,应用普通 第(i+l)个页编程算法的ISPP编程条件。在这种情况下，不跳过中间比特的编程操作，因此，步骤中的编程状态转换如图4所示。
作为步骤S2000的识别结果，如果与被选中的存储单元的第i个比特(例 如第2个)对应的标志信息FL没有被设置为一预定值，则在第i+l个页编 程算法的ISPP编程条件中设置编程条件(S2200)。接着通过使用在步骤 S2200设置的编程条件，执行第i个(例如，第2个)页编程算法(S2300 )。 基本上，在步骤S2300编程的数据是被选中的存储单元的第(i+l)个比特 (参见图9的2301和2302 ),并且等于或少于第i个的一比特的值保持在前 的状态(参见图9的2001和2002 )。
正如本领域的人员所公知的，用于第(i+l )个页编程算法的编程电压 Vpgm的电平高于用于第i个页编程算法的编程电压Vpgm的电平。因此， 在步骤S2300执行的第i个页编程算法的编程状态的转换，高于从普通第i 个页编程算法获得的编程状态的转换。换句话说，依据本发明的编程方法， 由于该更高的ISPP编程条件，第(i-l)个编程状态值(例如，第1个)直 接转换到第(i+l )个编程状态值(例如，第3个)。所获得的第(i+l )个编 程状态值(例如，第3个)直接与图4的编程状态相对应。因此，在普通读 取操作期间，可以读取依据本发明第二个实施例的编程操作编程的数据值而 不需要单独的电压调节。
图IO是说明依据本发明第三个实施例的编程方法的流程图。图10是依 据在多电平单元中是否执行第i个比特的编程而对第(i+l )个比特编程的方 法的示例。图11说明依据图10的编程方法的编程状态的转换。图11是如 果一 3比特多电平单元的第2个比特的编程被跳过时，依据本发明第一个实 施例的第3个比特的编程状态的转换的示例。将在下面描述的编程和读取特 性并不局限于3比特多电平单元，其也可以应用于多电平单元的其它多种形 式。
参照图10,依据本发明的编程快闪存储器件的方法是当执行第(i+l) 个比特的编程时，初始检查与被选中的存储单元的第i个比特(例如第2个) 对应的标志单元的状态(S3000)。作为步骤S3000的识别结果，如果与被选 中的存储单元的第i个比特对应的标志信息FL纟皮设置为一预定值，则#1行 第(i+l)个(例如第3个)页编程算法(S3100)。在步骤S3100，应用普通 第(i+l )个页编程算法的ISPP编程条件。在这种情况下，不跳过中间比特 的编程操作，因此，步骤中的编程状态转换如图4所示。作为步骤S3000的识別结果，如果与被选中的存储单元的第i个比特(例 如第2个)对应的标志信息FL没有祐:设置为一预定值，则在第i个页编程 算法的ISPP编程条件中设置编程条件(S3200)。依据外部的(例如，存储 控制器)或内部的(例如，控制电路150)的控制，该ISPP编程条件可以变 化或修改成多种形式。接着通过使用在步骤S3200设置的编程条件，执行第 i个(例如，第2个)页编程算法(S3300)。在步骤S3300的编程中使用的 数据是从页緩冲器加载的要在第(i+l)个比特处编程的数据。依据该编程 方法，所加载的要在第(i+l )个比特编程的数据，在被选中的存储单元的 所有的第(i+l )个比特和第i个比特中被编程(参见图11的3201及3202)。 结果，第(i+l )个比特和第i个比特具有相等的值，并且第(i-l )个比特的 值保持在前的编程状态(参见图11的3001和3002)。
依据本发明的上面的编程方法，利用第i个页编程算法的ISPP条件，对 被选中的存储单元的第(i+l )个比特编程。在这种情况下，要编程的第(i+l ) 个比特被编程到期望的值，但是其编程状态被转换以使得与编程算法的编程 状态相对应。因此，通过使用在普通读取操作期间读取第i个比特时所使用 的电压，读取被编程的第(i+l)个比特的数据值。依据外部的(例如，存 储控制器)或内部的(例如，控制电路150)的控制，读取电压的调节可以 修改为多种形式。
图12是说明读取依据图10的方法而被编程的第(i+l)个比特的值的 方法的流程图。图12所示的读取方法作为被编程的多电平单元的第(i+l) 个比特的普通读取方法的流程图来示出。
参照图12，为了读取被选中的存储单元的第(i+l)个比特值，检查标 志单元的状态，标志单元的状态()与要被读取的比特(即第(i+l ) 个比特)和最在前的比特(即第i个比特)相对应(S4000 )。作为步骤S4000 的识别结果，如果与第i+l个比特和第i个比特对应的标志单元的状态 "w，",均被设置为一预定值，则执行对第(i+l)个比特的普通读取操作而
不4务改读耳又电压(S4100)。
作为步骤S4000的识别结果，如果与第(i+l)个比特对应的标志单元 的状态"'"被设置为一预定值(即，如果标志单元的状态凡'与第i个比特对 应，其为没有设置的最在前的比特)，则该读取电压被重置为第i个比特的普 通读取电压，接着使用该电压执行对第(i+l)个比特的读取4喿作(S4200)。依照该数据读取操作，可以执行准确的数据读取操作。
5] 13是说明依据本发明第四个实施例的编程方法的流移岡岡13是第
(i+l)个比特的编程方法的示例。图14说明依据图13的编程方法的存储 单元的编程状态的转换。图14是说明如果一 3比特多电平单元中的第2个 比特的编程^皮跳过时，依据本发明第四个实施例的第3个比特的编程状态的 转换的示例。
参照图13和图14,在执行第(i+l )个比特(如，第3个比特)的编程 期间，依据本发明的快闪存储器件的编程方法直接执行对第(i+l)个比特 的编程而不考虑是否执行了被选中的存储单元的在前比特(例如第2个比特) 的编程(S5000)。在这种情况下，不进行该编程电压的另外的调节，并且使 用当前编程算法(即第(i+l)个页编程算法)所需要的相同的ISPP编程条 件。在图14中的5101至5103示出了该编程状态的转换。
在执行了第(i+l )个页编程算法之后，确定与标志单元对应的标志信 息FL。如在前执行的页编程算法的情况一样，执行该标志信息FL的设置操 作。例如，如果被选中的存储单元的第i个比特被编程，则在对应的标志单 元中标志信息FL将被设置为一预定值(例如"1"或"0");如果被选中的 存储单元的第i个比特没有^:编程，则在对应标志单元中标志信息FL将不 被设置。
根据本发明的编程方法，如果第2个比特的编程^皮跳过，则第3个比特 的编程状态的散布将与图4的编程状态的散布不同。即使已经改变该编程状 态的散布分布，然而，如果依据是否已经执行在前比特的编程而调节读取电 压，仍可以准确地读取在第(i+l )个比特中被编程的值。因此，当执行对 使用以上特性被编程的比特的读取操作时，依据对在前比特的编程是否执行 来调节当前要被读取的比特的读取电压。依据外部(例如，存储控制器)或 内部(例如，控制电路150)的控制，读取电压可以修改为多种形式。
图15是说明依据图13所示的方法被编程的第(i+l)个比特的值的读 取方法的流程图。在被编程的多电平单元的第(i+l )个比特的普通读取方 法的流程图中示出图15的读取方法。
参照图15,为了读取在被选中的存储单元中的第(i+l)个比特的值， 检查标志单元的状态，标志单元的状态(凡w，^')与要被读取的比特(即 第(i+l)个比特)和最在前的比特(即第i个比特)相对应(S6000 )。作为步骤S6000的识别结果，如果与第(i+l )个比特和第i个比特对应的标志单
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不修改读取电压(S6100)。在这种情况下，使用相同的被-定义用以读取第
(i+l)个比特的普通读取电压。
作为步骤S6000的识别结果，如果与第(i+l)个比特对应的标志单元 的状态^"'被设置为一预定值(即，如果标志单元的状态凡'与第i个比特相
对应，该第i个比特是没有被设置的最在前的比特)，则使用设置的以与图 15的编程状态相对应的读取电压执行对该第(i+l)个比特的读取操作 (S6200)。依据图14所示的编程状态定义该读取电压的电平。依据图13至 15中所示的编程方法和读取方法，由于在编程操作期间，编程可以由统一的 控制方法执行而不考虑是否跳过了中间比特的编程，编程才乘作的控制系统简 单。另外，由于当前将被读取的比特的读取电压是依据在前比特的编程是否 被执行而调节的，可以进行准确的数据读取操作。
图16说明包括图l的本发明的快闪存储器件100的存储系统1000的配置。
参照图16,本发明的存储系统1000包括快闪存储器件IOO和存储控制 器200。快闪存储器件100的配置与图1所示的基本相同。因此，为了简洁 起见省略相同配置的描述。配置存储控制器以便控制快闪存储器件100。配 置快闪存储器件100以便依据上述编程方法之一和依据上述读取方法之一执 行编程和/或读取操作。通过在存储控制器200或在快闪存储器件100中的控 制电路150的控制，选择将在编程和读取中使用的编程电压和读取电压。依 据在被选中的存储单元中执行的每一个比特的编程是否^皮执行，通过存储控 制器200中的控制电路150的控制，确定要在编程和读取中使用的编程电压 和读取电压。利用存储在标志单元中的标志信息FL来确定被选中的存储单 元中的每一个比特的编程操作是否被完成。
图16的快闪存储系统1000可以包括存储卡和/或存储卡系统。在这种情 况下，存储控制器200可以被配置为能够通过不同的接口协议(例如，USB、 MMC、 PCI画E、 ATA (高级技术附件Advanced Technology Attachment)、串 行ATA、并行ATA、 SCSI、 SAS (串行连接SCSI)、 ESDI以及IDE (集成 驱动电子设备))中的之一，与外部源(例如，主机)通信。众所周知，快 闪存储器件是非易失性存储器件，其能够在即使停止电源供给的情况下也能够保留所存储的数据。由于这个特性，快闪存储器件被更加广泛地使用，不
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'i入t尸yj ^uys"^r'问,f r f tv i"V"^m卞'i裕ka 4卞'i艰门、「巨—^ w、 w^5、i^疋？r工吧"y、， 给都必须保留的信息。具有此类特性的快闪存$#器件可以应用在移动i殳备 中，例如，蜂窝电话、PDA数字照相机、便携游戏控制台或MP3P，以及也 可以用于家庭应用中，例如，HDTV、 DVD、；洛由器或GPS。
图17是包括本发明的快闪存储器件100的计算系统的配置。
参照图17,本发明的计算系统2000包括电连接到总线400的快闪存储 器件100以及存储控制器200、诸如基带芯片组的调制解调器300、微处理 器500和用户接口 600。图17的快闪存储器件IOO被配置为与图l所示的基 本相同。由微处理器500处理或将处理的N比特数据(N是1或更大的正数)， 通过快闪存储器件100中的存储控制器被存储。
配置快闪存储器件100以便依据上述所述编程方法之一和所述读取编程 方法之一来执行编程或读取操作。通过在存储控制器200中或在快闪存储器 件100中的控制电路150的控制，来选择将在编程和读取中使用的编程电压 和读取电压。依据在被选中的存储单元中执行的每一个比特的编程是否被执 行，通过在存储控制器200中的控制电路150的控制，确定将在编程和读取 中使用的编程电压和读取电压。利用存储在标志单元中的标志信息FL来确 定被选中的存储单元的每一个比特的编程操作是否被完成。
如果依据本发明的计算系统是用于移动设备，则可以提供用于供给计算 系统的工作电压的额外的电池700。尽管未在图中示出，对本领域的人员来 讲应当显而易见的是依据本发明的计算系统中也可以提供更进一步的设 备，例如应用芯片组，照相机图像处理器(CIS)或移动DRAM。存储控制 器200和快闪存储器件IOO可以形成，例如，使用用于存储数据的非易失性 存储器的SSD (固态驱动/硬盘Solid State Drive/Disk )。
依据本发明的快闪存储器件和/或存储控制器可以使用不同的封装形式 来装配。依据本发明的快闪存储器件和/或存储控制器可以使用下述封装，例 如，PoP(层叠封装)、球栅阵列(BGA)、芯片尺寸级封装(CSP)、塑胶引 线载体封装(PLCC)、塑料双列直插封装(PDIP)、压模晶片封装、压模晶 片形式、板上芯片(COB)、双列直插式陶乾封装(CERDIP)，塑料公制四 方扁平封装(MQFP)，薄四方扁平封装(TQFP)、小外形(SOIC)，收缩型 小外形封装(SSOP)，薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统级封装(SIP ),多芯片封装(MCP )、晶圓级制造封装(WFP )、晶圓级<formula>formula see original document page 21</formula>、;已'i王大犯1" T ， 口J k乂15UW升^]吧 荷存储层的不同的单元结构中的一者来实现存储单元。具有电荷存储层的单 元结构包括使用电荷撷取层的电荷撷取快闪存结构、其中在层中堆叠多个阵 列的堆叠快闪结构、不包括源极/漏极的快闪结构以及针型快闪结构，这对于 本领域的人员是显而易见的。
如上所述，即使在多电平单元(MLC)中被编程的多比特数据的至少一
个比特的编程操作被跳过的情况下，下一个比特的编程也可以被准确地执行 而不受到影响。
另外，即使在多电平单元(MLC)中被编程的多比特数据的至少一个比 特的编程操作被跳过的情况下，由于依据在多电平单元(MLC)中被编程的 每一个多比特数据的编程是否被执行来控制读取操作，下一个比特的读取操 作也可以被准确地执行。
尽管已经连同在附图中示出的本发明的实施例描述了本发明，但其并不 局限于此。本领域的技术人员将认识到，本发明的这些实施例可以被应用到 其他类型的存储器件。以上公开的主题内容被认为是说明性的而不是限制性 的，并且所附权利要求意欲覆盖所有落入本发明真正的精神和范围的此类的 修改、改进和其它实施例。因此，在法律允许的最大限度内，通过对下面的 权利要求和它们的等价物的最大允许的解释来确定本发明的范围，并且其不 应该由前述具体的描述来限制或局限。
对相关申请的交叉引用
本申请要求于2007年10月23日提交的韩国专利申请号为 10-2007-0106724的优先权，其内容通过引用包含于此。
权利要求
1、一种编程快闪存储器件的方法，该快闪存储器件被配置为在每单位单元中编程多个比特，其中依据被选中编程的比特的最在前的比特的编程是否被跳过来设置该被选中的比特的编程条件。
2、 如权利要求1所述的方法，其中所述编程条件包括编程电压Vpgm 的电平、编程电压Vpgm的供给次数、增加的电压量AV或编程电压供 给周期中的至少一个，其可应用于增量步进脉沖编程ISPP的每一个编程 循环。
3、 如权利要求l所述的方法，其中，当对该单元的第i+l个比特编 程而设置编程条件时，i是一个正数，该方法包括识别标志信息以确定该单元的第i个比特的编程是否被跳过； 如果该第i个比特的编程未被跳过，则应用用于该第i+l个比特编程算法的编程条件，以编程该单元的第i+l个比特；以及如果该第i个比特的编程被跳过，在该第i个比特处统一地编程一预定的数据，并且应用用于该第i+l个比特编程算法的编程条件，以编程该单元的该第i+l个比特。
4、 如权利要求3所述的方法，其中，将第i+l个比特的普通读取电 压施加到该被编程的第i+l个比特。
5、 如权利要求l所述的方法，其中，当对该单元的第i+l个比特编 程而设置编程条件时，i是一个正数，该方法包括识别标志信息以确定该单元的第i个比特的编程是否^皮跳过； 如果该第i个比特的编程未被跳过，则应用用于该第i+l个比特编程算法的编程条件，以编程该单元的第i+l个比特；以及如果该第i个比特的编程被跳过，则应用用于该第i+l个比特编程算法的编程条件，以编程该单元的第i+l个比特。
6、 如权利要求5所述的方法，如果第i个比特的编程未被跳过，通 过第i+l个页编程算法对第i+l个比特编程，以及如果第i个比特的编程 -故跳过，通过第i个页编程算法对第i+l个比特编程。
7、 如权利要求5所述的方法，其中通过使用用于第i+l个比特的普通读:f又电压来读fU亥-故编程的第i+i个比特。
8、 如权利要求5所述的方法，其中如果第i个比特的编程被跳过， 则第i个比特被编程为与第i+l个比特相同的值。
9、 如权利要求5所述的方法，其中如果第i个比特的编程被跳过， 则通过使用用于第i个比特的普通读取电压来读取该被编程的第i+l个比 特。
10、 如权利要求1所述的方法，其中当对该单元的第i+l个比特编程 而设置编程条件时，i是一个正数，该方法包括应用该第i+l个比特编程算法的编程条件，以编程该单元的第i+l个 比特，而不考虑该单元的第i个比特的编程是否被跳过，其中，在该单元 处执行该第i+l个页编程算法。
11、 如权利要求IO所述的方法，其中，如果该第i个比特的编程未 被跳过，则使用用于该第i+l个比特的普通读取电压来读取该被编程的第 i+l个比特，以及如果该第i个比特的编程被跳过，则使用被定义以与该 第i+l个比特的编程状态对应的读取电压来读取该被编程的第i+l个比 特。
12、 一种编程快闪存储器件的方法，该快闪存储器件被配置为在每 单位单元中编程多个比特，以及依据对被选中编程的比特的最在前的比 特的编程是否被跳过来设置被选中的比特的读取电压。
13、 如权利要求12所述的方法，其中当对该单元的第i+l个比特编 程而设置编程条件时，i是一个正数，该方法包括识别标志信息以确定对该单元的第i个比特的编程是否被跳过； 如果该第i个比特的编程未被跳过，则将该第i+l个比特的普通读取电压设置为该单元的第i+l个比特的读取电压；以及如果该第i个比特的编程^皮跳过，则将该第i个比特的普通读取电压设置为该单元的第i+l个比特的读取电压。
14、 如权利要求12所述的方法，其中，当对该单元的第i+l个比特 编程而设置编程条件时，其中i是正数，该方法包括识别标志信息以确定对该单元的第i个比特的编程是否被跳过；如果该第i个比特的编程未被跳过，则将该第i+l个比特的普通读取电压设置为该单元的第i+l个比特的读取电压；以及如果该第i个比特的编程^皮跳过，则将定义为与第i+l个比特的编程 状态相对应的读取电压设置为该单元的第i+l个比特的读取电压。
15、 一种快闪存储器件，包括被配置为在每单元中对多个比特编程的存储单元阵列；以及 控制电路，被配置为依据在该单元中将要被编程的比特的最先前的 比特的编程是否被跳过来设置将要被编程的比特的编程条件。
16、 如权利要求15所述的快闪存储器件，其中，所述编程条件包括 编程电压Vpgm的电平、编程电压Vpgm的供给次数、增加的电压量AV 或编程电压供给周期中的至少一个，其可应用到增量步进脉沖编程ISPP 的每一个编禾呈循环。
17、 如权利要求15所述的快闪存储器件，其中，所述控制电路依据 将要从该单元读取的比特的最先前的比特的编程是否被跳过来设置将要 读取的比特的读取电压。
18、 一种存储系统，包括 快闪存储器件；以及存储控制器，被配置用来控制该快闪存储器件，其中该快闪存储器 件包括权利要求15所述的快闪存储器件。
19、 一种计算系统，包括 主机；快闪存储器件；以及存储控制器，被配置用来依据来自主机的请求控制该快闪存储器件， 其中该快闪存储器件包括权利要求15所述的快闪存储器件。
全文摘要
本发明的快闪存储器件被配置用来对每单位单元中多个比特编程，其中依据被选中进行编程的比特的最在前的比特的编程是否被跳过来设置被选中比特的编程条件。结果，即使在中间比特的编程被跳过时，也可以准确地进行编程和读取操作。
文档编号G11C16/10GK101430933SQ200810177840
公开日2009年5月13日 申请日期2008年10月23日 优先权日2007年10月23日
发明者姜东求, 李承宰, 蔡东赫 申请人:三星电子株式会社