存储器系统和存储器的控制方法

专利名称：存储器系统和存储器的控制方法
技术领域：
本申请涉及具有半导体存储器的系统。
背景技术：
在半导体存储器中，输出驱动器根据等待时间(latency)或者根据时 钟信号的频率来调整其驱动能力，其中等待时间是从接收到读命令起直到 开始输出读数据为止的时钟周期的数目。该输出驱动器在日本特开第 2004-139718号公报中公开。
本发明的其他优点和新颖特征一部分将在以下的描述中阐述， 一部分 将在本领域技术人员查阅以下内容或者通过实现本发明而获悉后对本领域 技术人员变得明显。

发明内容
根据实施例的一个方面，提供了一种存储器系统。该存储器系统包
括半导体存储器，该半导体存储器包括根据第一电源电压来操作的内部
电路，以及耦合到该内部电路并且根据第二电源电压来操作的存储器输入/
输出电路，其中该半导体存储器与时钟信号同步地操作；第一控制单元， 该第一控制单元包括耦合到存储器输入/输出电路并且根据第二电源电压来 操作的控制输入/输出电路，其中该第一控制单元与时钟信号同步地操作； 电压生成单元，该电压生成电路生成第二电源电压，并且根据电压调节信 号来改变第二电源电压；时钟生成单元，该时钟生成单元生成时钟信号， 并且根据时钟调节信号来改变时钟信号的频率；以及第二控制单元，该第 二控制单元根据第一控制单元对半导体存储器的访问状态，来生成电压调 节信号和时钟调节信号。


图l示出第一实施例； 图2示出第一实施例；
图3示出DRAM的操作模式；
图4示出DRAM的控制方法；
图5示出DRAM的示例；
图6示出输入缓冲器；
图7示出输入缓冲器的操作；
图8示出输入缓冲器的操作；
图9示出输出缓冲器；
图IO示出输出缓冲器的操作；
图ll示出输出缓冲器的操作；
图12示出等待时间计数器；
图13示出从DRAM的读操作；
图14示出从DRAM的读操作；
图15示出另一个输入缓冲器；
图16示出第二实施例；
图17示出DRAM的控制方法；
图18示出第三实施例；
图19示出第四实施例；
图20示出第五实施例；
图21示出电源控制器的操作；
图22示出第六实施例；
图23示出第七实施例；
图24示出数据输入缓冲器；
图25示出电源控制器；
图26示出电源控制器的操作；并且
图27示出第七实施例。
具体实施例方式
在附图中，用粗线示出的信号线包括多条信号线。在附图中，粗线所 耦合到的模块的一部分包括多个电路。向用来发送信号的信号线附加与信 号相同的标号。在末端带有"Z"的信号表示正逻辑。在前端带有"/"的 信号表示负逻辑。
图l示出第一实施例。例如，系统设备SYS是便携式设备(例如，便
携式视频游戏机、移动电话，等等)。在图1中，省略了用于通信功能的元件。
系统设备SYS包括电池BAT、系统控制器SCNT、电源控制器 PWRIC、微控制器MPU、动态存储器访问控制器DMAC、存储器控制器 DRAMC、存储器控制器FLASHC、 DRAM (半导体存储器)、闪存 FLASH、 USB接口USBIF、卡接口 CARDIF、液晶控制器LCDC、液晶显 示器LCD、输入/输出接口 1/0IF、扬声器SPK、键输入设备KEY，等等。 MPU、 DMAC以及存储器控制器DRAMC和FLASHC由一个芯片构成为 为片上系统SOC。例如，系统控制器SCNT、电源控制器PWRIC、 DRAM、闪存FLASH和液晶控制器LCDC各自由单个半导体芯片构成。 系统控制器SCNT、电源控制器PWRIC、 DRAM、闪存FLASH和液晶控 制器LCDC中的至少一个可安装在SOC上。另外，系统控制器SCNT的 功能可由微控制器MPU来实现。
系统控制器SCNT例如经由电力管理总线(PMBus)耦合到电源控制 器PWRIC和微控制器MPU。系统控制器SCNT根据DRAM的访问状态 (系统设备SYS的操作状态)来控制电源控制器PWRIC和微控制器 MPU，以便最优地调节DRAM的功耗。电源控制器PWRIC接收来自电池 BAT的电源，并且基于来自系统控制器SCNT的指令，将电源电压VDDE 和VDDQ提供给SOC，并且将电源电压VDD和VDDQ提供给DRAM。 电源控制器PWRIC可接收来自系统设备SYS外部的外部电源。
电源电压VDDE是用于SOC的电源电压。微控制器MPU、 DMAC以 及存储器控制器DRAMC和FLASHC基于电源电压VDDE来操作。电源 电压VDD是DRAM的内部电路的电源电压。如图5所示，DRAM利用电
8源电压VDD生成用于操作内部电路的内部电源电压VII。电源电压VDDQ 是用于存储器控制器DRAMC的输入/输出电路以及用于DRAM的输入/输 出电路的电源电压。电源电压VDDE、 VDD和VDDQ可被提供给其他芯 片。电源控制器PWRIC例如可向液晶控制器LCDC等等提供另一电源电 压(未示出)。
MPU、 DMAC、 DRAMC 、存储器控制器FLASHC 、 USB接口 USBIF、卡接口 CARDIF、液晶控制器LCDC和输入/输出接口 I/OIF耦合 到公共总线CBus。例如，微控制器MPU执行保存在DRAM中的程序以 控制整个系统设备SYS。例如，DMAC在系统设备SYS加电时向DRAM 传送存储在闪存FLASH中的程序和各种参数。DMAC在系统设备SYS断 电时向闪存FLASH传送保存在DRAM中的各种参数。存储器控制器 DRAMC从微控制器MPU或DMAC接收对DRAM的访问请求(写请求、 读请求、模式寄存器设定请求，等等)，并且访问DRAM。存储器控制器 DRAMC向DRAM输出用于按预定频率刷新DRAM的刷新请求。
存储器控制器FLASHC从微控制器MPU或DMAC接收对闪存 FLASH的访问请求(读请求、程序请求、擦除请求，等等)，并且访问闪 存FLASHo
当具有USB接口的设备被耦合时，USB接口 USBIF向耦合的设备输 出数据/从耦合的设备输入数据。当具有卡接口的设备被耦合时，卡接口 CARDIF向耦合的设备输出数据/从耦合的设备输入数据。液晶控制器 LCDC向液晶显示器LCD输出通过公共总线CBus提供的图像数据，以便 在液晶显示器LCD上显示图像。图像数据可被保存在DRAM中或者图像 存储器(未示出)中。输入/输出接口 I/OIF例如将数字音频数据转换成模 拟音频数据，并且将模拟音频数据输出到扬声器SPK。当接收到来自键输 入设备KEY的键输入信息时，输入/输出接口 I/OIF向MPU输出用于键输 入的中断。键输入设备KEY例如具有输入按钮或触摸传感器。
图2示出第一实施例的实质部分。系统控制器SCNT包括判断单元 JUDG、电源设定单元PSET、驱动器设定单元DSET、等待时间设定单元 LSET和频率设定单元FSET。判断单元JUDG基于从MPU输入的DRAM的访问状态来改变每个设定单元PSET、 DSET、 LSET和FSET的设定 值。判断单元JUDG可读取MPU的寄存器值以获得DRAM的访问状态。 DRAM的访问状态例如表示对DRAM的访问频率和数据传送速率，这些 是系统设备SYS的操作所需要的。
基于电源设定单元PSET的设定值HVZ，存储器控制器DRAMC的输 入/输出电路CI/O和DRAM的输入/输出电路MI/O的电源电压VDDQ被 改变。输入/输出电路CI/O和MI/O通过存储器总线MBUS耦合。基于驱 动器设定单元DSET的设定值TYPS， DRAM的输入/输出电路MI/O的驱 动能力被改变。除了输入/输出电路MI/0夕卜，存储器控制器DRAMC的输 入/输出电路CI/O的驱动能力也可被改变。基于等待时间设定单元LSET 的设定值LT4Z， DRAM的读等待时间被改变。基于频率设定单元FSET 的设定值HFZ，被提供给存储器控制器DRAMC和DRAM的时钟信号 CLK的频率被改变。
系统控制器SCNT根据MPU、 DMAC和存储器控制器DRAMC对 DRAM的访问状态，生成电压调节信号HVZ、驱动器调节信号TYPZ、等 待时间调节信号LT4Z和时钟调节信号HFZ，以便优化DRAM的功耗。
电源控制器PWRIC具有用于向电源线VDDQ提供不同的电源电压 VDDQ的开关单元SWU。开关单元SWU包括开关SWl和SW2。当低电 平的设定值HVZ被提供时，开关SWl被关断，并且开关SW2被接通。 电源控制器PWRIC例如向电源线VDDQ输出1.2 V的电压。当高电平的 设定值HVZ被提供时，开关SWl被接通，并且开关SW2被关断。电源 控制器PWRIC例如向电源线VDDQ输出1.8 V的电压。
开关SWl输出相对高的电源电压VDDQ (1.8 V)。开关SW2输出相 对低的电源电压VDDQ (1.2 V)。电源控制器PWRIC向电源线VDDE输 出1.0 V的电压，并且向电源线VDD输出1.8 V的电压。提供给每条电源 线VDDQ、 VDDE和VDD的电压不限于上述的值，只要幅度关系得到满 足即可。
除了图1所示的元件之外，片上系统SOC还包括锁相环(PLL)电 路，该电路接收外部时钟信号ECLK以生成时钟信号CLK。外部时钟信号ECLK可在片上系统SOC内生成，或者可以是从安装片上系统SOC的系 统板上的振荡电路提供来的。PLL电路在具有低电平的设定值HFZ被提供 时输出低频时钟信号CLK (例如，50 MHz)，并且在高电平的设定值 HFZ被提供时输出高频时钟信号CLK (例如，100 MHz) 。 MPU根据基 于由判断单元JUDG判断的操作模式而被设定来改变输入/输出电路MI/0 的驱动能力和等待时间的设定值TYPZ和LT4Z，向存储器控制器 DRAMC输出用于设定DRAM的模式寄存器(在图5中示出)的命令信 号。
存储器控制器DRAMC包括与时钟信号CLK同步操作的命令控制电 路CMDC和输入/输出电路CI/0。输入/输出电路CI/O经由输出缓冲器 (图2中的三角符号)向DRAM输出时钟信号CLK、命令信号、写数据 信号等等，并且经由输入缓冲器(图2中的三角符号)从DRAM接收读 数据信号等等。存储器控制器DRAMC的输入/输出电路CI/0和DRAM的 输入/输出电路MI/0在接收到电源电压VDDQ后操作。存储器控制器 DRAMC根据来自MPU的命令信号来访问DRAM的存储器核心和模式寄 存器。
图3示出DRAM的操作模式。DRAM具有五个操作模式MD1至 MD5，在这五个操作模式中，功耗PWR和访问时间tAC中的至少一个是 不同的。功耗PWR包括由图2所示的输入/输出电路MI/0的操作引起的 对存储器总线MBUS的充电/放电电流。操作模式MD的最后一个数字越 低，功耗PWR就越大。通过降低提供给输入/输出电路MI/0和CI/O的电 源电压VDDQ，可显著降低功耗PWR。另外，通过降低时钟CLK的频 率，也可降低功耗PWR。
在第一实施例，电源电压VDD是恒定的，并且提供给DRAM的内部 电路的内部电源电压VII也是恒定的。在所有的操作模式MD1至MD5 中，DRAM中的时钟异步电路的操作定时未被改变，从而可以防止由操作 模式MD1至MD5中的改变导致的DRAM的误动作(malfunction)。可 以防止图5所示的存储器核心30的操作裕度(operation margin)减小。例 如，操作裕度是读出放大器SA的数据读取裕度，以及存储单元MC的数
ii据保持裕度(数据保持时间)。时钟异步电路是布置在时钟同步电路之间 的组合电路。
当对于时钟信号而言输入信号的建立时间和保持时间具有裕度时，时
钟同步电路不会基于时钟信号频率的变化而发生误动作。因而，DRAM中 的内部电路(尤其是用于操作存储器核心30的外围控制电路)的操作裕 度不会基于操作模式MD1至MD5的变化而减小。
图2所示的系统控制器SCNT基于来自MPU的信息来识别DRAM的 数据传送速率。系统控制器SCNT分别对设定单元PSET、 DSET、 LSET 和FSET的设定值HVZ、 TYPZ、 LT4Z和HFZ进行设定，以便DRAM的 功耗达到能够维持数据传送速率的最小值。
数据传送速率表示每单位时间的数据写入量和数据读取量的总额，并 且基于DRAM的访问频率、时钟频率或者等待时间而变化。例如，当系 统设备SYS是游戏机时，操作模式MD1表示在LCD上显示快速运动的运 动图片的状态，或者在LCD上显示多个窗口并且这多个窗口显示多个运 动图片的状态。操作模式MD2表示在LCD上显示缓慢运动的运动图片的 状态。操作模式MD3表示在LCD上反复显示多个静止图像的状态。操作 模式MD4表示根据来自键输入设备KEY的输入而切换LCD的画面的状 态。操作模式MD5表示暂停游戏的状态或者等待来自键输入设备KEY的 输入的状态。系统控制器SCNT可以判定操作模式MD1至MD5。或者， MPU可将表示操作模式MD1至MD5 (操作状态)的信息通知给系统控制 器SCNT。
在操作模式MD1中，设定值HVZ、 HFZ、 LT4Z和TYPZ被设定为高 电平。电源电压VDDQ被设定为1.8 V，时钟信号CLK的频率被设定为 100 MHz (时钟周期tCK为10 ns)，等待时间LAT (读等待时间)被设 定为"4"，并且输入/输出电路MI/0和CI/0的驱动能力DRV被设定为 典型(TYP)。此时，DRAM的电流消耗IDD (操作电流)为100 mA， 并且访问时间tAC为6 ns。访问时间tAC是从时钟信号CLK的上升沿直 到数据被输出为止的时间。功耗PWR为180 mW。指示存储器控制器 DRAMC的数据接收裕度的tAC/tCK为0.6。数据接收裕度例如表示相对于时钟信号CLK的上升沿而言来自DRAM的读数据的建立时间，并且该 值越小，裕度就越大。
在操作模式MD2中，设定值HVZ被设定为低电平，并且设定值 HFZ、 LT4Z和TYPZ被设定为高电平。电源电压VDDQ被设定为1.2 V， 时钟信号CLK的频率被设定为100 MHz，等待时间LAT被设定为 "4"，并且输入/输出电路MI/0和CI/0的驱动能力DRV被设定为典型 (TYP)。此时，DRAM的消耗电流IDD为67 mA，并且访问时间tAC 为10 ns。功耗PWR为80 mW。由于电源电压VDDQ低于操作模式MD1 的电源电压VDDQ，因此输入/输出电路MI/0和CI/O的晶体管的驱动能 力DRV被降低了。因此，数据接收裕度tAC/tCK变得低于操作模式MD1 的数据接收裕度tAC/tCK (= 1. 0)。
在操作模式MD3中，设定值HVZ和HFZ被设定为低电平，并且设 定值LT4Z和TYPZ被设定为高电平。电源电压VDDQ被设定为1.2 V， 时钟信号CLK的频率被设定为50 MHz (时钟周期tCK为20 ns)，等待 时间LAT被设定为"4"，并且输入/输出电路MI/O和CI/O的驱动能力 DRV被设定为典型(TYP)。此时，DRAM的消耗电流IDD为60 mA， 并且访问时间tAC为10 ns。功耗PWR为72 mW。由于时钟周期tCK长 于操作模式MD2的时钟周期tCK，因此数据接收裕度tAC/tCK高于操作 模式MD2的数据接收裕度tAC/tCK (=0.5)。
在操作模式MD4中，设定值HVZ、 HFZ禾B LT4Z被设定为低电平， 并且设定值TYPZ被设定为高电平。电源电压VDDQ被设定为1.2 V，时 钟信号CLK的频率被设定为50 MHz，等待时间LAT被设定为"2"，并 且输入/输出电路MI/0和CI/O的驱动能力DRV被设定为典型(TYP)。 此时，DRAM的消耗电流IDD为50 mA，并且访问时间tAC为10 ns。在 操作模式MD4中，由于等待时间LAT较小，因此从读命令到输出读数据 的时间段被縮短了。由于存储器核心30的激活时段被相对减小，因此功 耗PWR变得低于操作模式MD3的功耗PWR (=60mW)。数据接收裕度 tAC/tCK为0.5。
在操作模式MD5中，所有设定值HVZ、 HFZ、 LT4Z和TYPZ都被设定为低电平。电源电压VDDQ被设定为1.2 V，时钟信号CLK的频率被设 定为50 MHz，等待时间LAT被设定为"2"，并且输入/输出电路MI/0 和CI/0的驱动能力DRV被设定为强(STG)。此时，DRAM的消耗电流 IDD为50mA，并且访问时间tAC为6 ns。由于等待时间LAT较低，因此 与操作模式MD4中一样，功耗PWR变得低于操作模式MD3的功耗PWR
(=60 mW)。由于输入/输出电路MI/0和CI/0的驱动能力DRV被设定 为强(STG)，访问时间tAC被縮短，因此数据接收裕度tAC/tCK变得高 于操作模式MD3和MD4的数据接收裕度tAC/tCK (= 0.3)。通过将驱动 能力DRV设定为强(STG)，流经晶体管并且基于低电源电压VDDQ而 减小的电流得到了补偿。
在操作模式MD1至MD5中，设定值HVZ、 HFZ、 LT4Z禾卩TYPZ中 的任何一个的电平被反转，并且DRAM的功耗根据系统设备SYS的操作 状态而得到了优化。可以通过跳过某些操作模式，例如从MD1至MD5， 或者MD4至MD2，来设定操作模式。
图4示出DRAM的控制方法。图4所示的控制是由包括系统控制器 SCNT的硬件或者由系统控制器SCNT所执行的程序来实现的。该程序被 存储在系统控制器SCNT的内置ROM (未示出)中。当图4所示的控制 由MPU实现时，MPU所执行的程序被存储在闪存FLASH中。存储在闪 存FLASH中的程序在系统设备SYS加电时被传送到DRAM或者SOC上 的工作RAM (未示出)。
每当MPU在内部将系统设备SYS的操作状态(DRAM的操作模式 MD)通知给系统控制器SCNT时，图4所示的流程就被执行。或者，每 当系统控制器SCNT读取MPU的存储着系统设备SYS的操作状态
(DRAM的操作模式MD)的寄存器时(它可以按规则的间隔读取)，图 4所示的流程就被执行。
在操作10中，系统腔制器SCNT判定系统设备SYS是否繁忙
(BUSY)。当系统设备SYS繁忙时(当DRAM被访问时)，该过程前 进到操作12。当系统设备SYS不繁忙时，由于系统控制器SCNT将 DRAM的操作模式设定为MD5，因此该过程前进到操作28。在操作28
14中，由于系统控制器SCNT将输入/输出电路MI/0的驱动能力DRV设定 为强(STG)，因此设定值TYPZ被设定为低电平。在操作28之后，操作 30、 32和34被顺序地执行以便将操作模式设定为MD5。
在操作12中，系统控制器SCNT判定DRAM的操作模式是否应当被 设定为MD5。当操作模式被设定为MD5时，该过程前进到操作28。当操 作模式不被设定为MD5时，该过程前进到操作14，以便将操作模式设定 为MD1。在操作14中，设定值TYPZ被设定为高电平，以便将输入/输出 电路MI/0的驱动能力DRV设定为典型(TYP)。
在操作16中，系统控制器SCNT判定DRAM的操作模式是否应当被 设定为MD4。当操作模式被设定为MD4时，该过程前进到操作30。在操 作30中，设定值LT4Z被设定为低电平，以便将等待时间LAT设定为 "2"。然后，操作32和34被顺序地处理以便将DRAM的操作模式设定 为MD4。当操作模式不被设定为MD4时，该过程前进到操作18，以便将 操作模式设定为MD1至MD3中的任何一个。在操作18中，设定值LT4Z 被设定为高电平，以便将等待时间LAT设定为"4"。
在操作20中，系统控制器SCNT判定DRAM的操作模式是否应当被 设定为MD3。当操作模式被设定为MD3时，该过程前进到操作32。在操 作32中，设定值HFZ被设定为低电平，以便将时钟信号CLK的频率设定 为50 MHz。然后，操作34被处理以便将DRAM的操作模式设定为 MD3。当操作模式不被设定为MD3时，该过程前进到操作22，以便将操 作模式设定为MD1或MD2中的任何一个。在操作22中，设定值HFZ被 设定为高电平，以便将时钟信号CLK的频率设定为100 MHz。
在操作24中，系统控制器SCNT判定DRAM的操作模式是否应当被 设定为MD2。当操作模式被设定为MD2时，该过程前进到操作34。在操 作34中，设定值HVZ被设定为低电平，以便将电源VDDQ设定为1.2 V。 DRAM的操作模式被设定为MD2至MD5中的任何一个。当操作模式 不被设定为MD2时，该过程前进到操作26，以便将操作模式设定为 MD1。在操作26中，设定值HVZ被设定为高电平，以便将电源VDDQ 设定为1.8 V。
15图5示出DRAM的示例。图5中的双矩形符号表示外部端子。外部端 子例如是半导体芯片上的焊盘，或者是容纳半导体芯片的封装的引线。附 加给经由外部端子传输的信号的标号与端子的标号相同。DRAM例如是与 时钟信号CLK同步操作的SDRAM。
DRAM包括时钟输入缓冲器10、命令输入缓冲器12、命令译码器 14、模式寄存器16、核心控制电路18、电压生成电路20、地址输入缓冲 器22、突发地址生成电路23、等待时间计数器24、数据输入缓冲器26、 数据输出缓冲器28以及存储器核心30。时钟输入缓冲器10、命令输入缓 冲器12、地址输入缓冲器22、数据输入缓冲器26和数据输出缓冲器28 例如对应于图2所示的输入/输出电路MI/O,并且在电源电压VDDQ被提 供时操作。
DRAM具有刷新定时器和刷新地址计数器(未示出)，刷新定时器用 于周期性地生成内部刷新请求以便在自刷新模式中周期性地执行刷新操 作，刷新地址计数器用于生成指示出要刷新的存储单元的刷新地址信号。
时钟输入缓冲器10接收时钟信号并输出内部时钟信号。内部时钟信 号ICLK被提供到与时钟同步操作的电路。时钟输入缓冲器IO可由时钟使 能信号CKE控制。命令输入缓冲器12与内部时钟信号ICLK同步地接收 命令信号CMD (芯片选择信号/CS、行地址选通信号/RAS、列地址选通信 号/CAS、写使能信号/WE，等等)，并且将接收到的命令信号CMD输出 到命令译码器14。
命令译码器14输出命令信号CMD作为用于对存储器核心30执行访 问操作的活动命令信号ACTZ、读命令信号RDZ、写命令信号WRZ、刷 新命令信号REFZ或者用于设定模式寄存器16的模式寄存器设定命令信号 MRSZ。
模式寄存器16具有多个寄存器，这多个寄存器是通过例如与模式寄 存器设定命令信号MRSZ同步地接收行地址信号RAD来设定的。DRAM 按寄存器中设定的操作模式来进行操作。例如，模式寄存器16有等待时
间寄存器、驱动寄存器和突发寄存器，该等待时间寄存器保存图2所示的 用于设定等待时间LAT的设定值LT4Z并且将其作为等待时间信号LT4M而Z输出，该驱动寄存器保存用于设定输入/输出电路MI/0的驱动能力
DRV的设定值TYPZ并且将其作为典型信号TYPMZ而输出，该突发寄存 器保存用于设定突发长度BL的设定值。等待时间LAT是从接收到读命令 起直到开始输出读数据DQ为止的时钟周期的数目。突发长度是响应于一 个读命令而从数据端子DQ输出的数据信号的输出数目，以及响应于一个 写命令而由数据端子DQ接收的数据信号的输入数目。模式寄存器16向突 发地址生成电路23输出指示所设定的突发长度BL的突发信号BL1 。
核心控制电路18响应于活动命令信号ACTZ、读命令信号RDZ、写 命令信号WRZ或者刷新命令信号REFZ而输出用于对存储器核心30的访 问操作(读操作、写操作或者刷新操作)进行控制的控制信号CNT。控制 信号CNT包括用于对位线BL和/BL预充电的定时信号、用于激活字线 WL的定时信号、用于激活读出放大器SA的定时信号，等等。基于活动 命令，由行地址信号RAD选择的字线WL被激活。基于读命令，从由行 地址信号RAD和列地址信号CAD选择的存储单元MC中读取数据。基于 写命令，向由行地址信号RAD和列地址信号CAD选择的存储单元MC中 写入数据。基于刷新命令，对耦合到由刷新地址信号选择的字线WL的存 储单元MC进行刷新。
当接收到电源电压VDD (例如，1.8 V)时，电压生成电路20生成内 部电源电压VII (例如，1.6 V)。内部电源电压VII是不依赖于电源电压 VDD的波动的恒定电压，并且被提供给除输入/输出电路MI/0之外的电路 (内部电路)。例如，内部电路包括命令译码器14、模式寄存器16、核 心控制电路18、电压生成电路20、等待时间计数器24和存储器核心30。
地址输入缓冲器22在地址端子AD处以时分方式接收行地址信号 RAD和列地址信号CAD，以便选择要访问的存储单元MC。行地址信号 RAD是与行地址选通信号/RAS同步地提供的，以便选择字线WL。列地 址信号CAD是与列地址选通信号/CAS同步地提供的，以便选择位线对 BL禾口/BL。
突发地址生成电路23在突发读操作或突发写操作期间基于指示的突 发长度BL的突发信号BL1，与内部时钟信号ICLK同步地顺序生成在地
17址端子AD处接收的列地址CAD (起始地址)之后的列地址。突发地址生 成电路23将列地址CAD和所生成的列地址作为内部列地址ICAD输出到 列译码器CDEC。例如，当突发长度BL为"4"时，突发地址生成电路23 生成列地址CAD后的三个列地址。
等待时间计数器24响应于读命令信号RDZ而在基于等待时间信号 LT4MZ的定时处激活数据输出定时信号DOUTZ。数据输出定时信号 DOUTZ的激活时段表示数据输出缓冲器28的操作时段。
数据输入缓冲器26与内部时钟信号ICLK同步地接收要提供给数据端 子DQ的写数据信号(例如，16位)，并且将接收到的数据信号输出到数 据总线DB。数据输出缓冲器28通过数据总线DB接收要从存储单元MC 读取的读数据，并且在数据输出定时信号DOUTZ的激活期间与内部时钟 信号ICLK同步地将读数据输出到数据端子DQ。
存储器核心30例如包括一对行块RBLK、与每个行块RBLK相对应 的行译码器RDEC、位于行块RBLK之间的读出放大器区域SAA、列译码 器CDEC、读放大器RA以及写放大器WA。行块RBLK的数目是四个 (4)、八个(8)或者十六个(16)。读出放大器区域SAA具有与各个 行块RBLK相对应的预充电电路PRE和连接开关BT，以及被行块RBLK 共享的读出放大器SA和列开关CSW。连接开关BT选择性地将每个行块 RBLK的位线对BL， /BL耦合到读出放大器SA。
列译码器CDEC对列地址信号CAD进行译码，以便选择数目与数据 端子DQ的位数相对应的位线对BL, /BL的数目。读放大器RA放大在读 操作期间将通过列开关CSW输出的互补读数据。写放大器WA放大在写 操作期间将通过数据总线DB提供的互补写数据，并将该数据提供到位线 对BL, /BL。
图6示出输入缓冲器。虽然图6表示图5的数据输入缓冲器26，但图 5的其他输入缓冲器10、 12和22都是相同的。
数据输入缓冲器26包括主输入缓冲器MIN、副输入缓冲器SIN和电 平移动器(level shifter) LSFTl。主输入缓冲器MIN和副输入缓冲器SIN 彼此并联地耦合在输入节点IN和输出节点OUT0之间。主输入缓冲器
18MIN是CMOS反相器，并且其高电平电源端子耦合到电源线VDDQ，而 其低电平电源端子耦合到地VSS。主输入缓冲器MIN的操作与典型信号 TYPMZ的逻辑电平无关。
副输入缓冲器SIN是受典型信号TYPMZ控制的钟控(clocked) CMOS反相器，并且其高电平电源端子耦合到电源线VDDQ，而其低电平 电源端子耦合到地VSS。 CMOS反相器包括pMOS晶体管(圆圈符号被置 于其栅极)和nMOS晶体管。
副输入缓冲器SIN的pMOS晶体管的阈值电压与主输入缓冲器MIN 的pMOS晶体管的阈值电压相同。副输入缓冲器SIN的nMOS晶体管的阈 值电压与主输入缓冲器MIN的nMOS晶体管的阈值电压相同。但是，副 输入缓冲器SIN的pMOS晶体管的阈值电压可以低于主输入缓冲器MIN 的pMOS晶体管的阈值电压。或者副输入缓冲器SIN的nMOS晶体管的阈 值电压可以低于主输入缓冲器MIN的nMOS晶体管的阈值电压。这样， 当副输入缓冲器SIN操作时，输入缓冲器IO、 12、 22和26的驱动能力被 提高。
副输入缓冲器SIN在接收到低电平的典型信号TYPMZ时操作，使输 入信号IN反转，并将反转后的输入信号IN作为输出信号OUT0输出。副 输入缓冲器SIN在接收到高电平的典型信号TYPMZ时停止操作。当典型 信号TYPMZ处于低电平时，时钟输入缓冲器10的驱动能力DRV变得相 对较高(图3中的STG)。当典型信号TYPMZ处于高电平时，时钟输入 缓冲器10的驱动能力DRV变得相对较低(图3中的TYP)。
电平移动器LSFT1将高电平输出信号OUT0 (1.8 V或1.2 V)转换成 内部电源电压VII (1.6 V)，并将其作为输出信号OUT输出到DRAM的 内部电路。尤其，当电源电压VDDQ为1.2 V时，高电平输出信号OUT 被设定为1.6 V，从而耦合到输出端子OUT的pMOS晶体管(例如CMOS 反相器等等)可被可靠地关断，并且泄漏电流被消除了。
图7示出在操作模式MD1至MD2中图6所示的输入缓冲器10、 12、 22和26的操作。图7的VIH表示高电平输入电压的最小值，而VIL表示 低电平输入电压的最大值。在操作模式MDl至MD2中，时钟信号CLK的频率为100 MHz。数据信号DQ、地址信号AD和命令信号CMD的最小 提供周期等于时钟信号CLK的一个周期(10 ns)，如图13所示。在图6 所示的输入缓冲器12、 22和26中，输入信号IN的转变边沿间隔TE1为 10 ns。在图6所示的时钟输入缓冲器10中，输入信号IN (=时钟信号 CLK)的转变边沿间隔TEl为5ns。
在操作模式MD1中，电源电压VDDQ为1.8 V，因此，输入缓冲器的 驱动能力DRV较高。输出信号OUT0的倾斜度变陡，并且输出信号OUT0 和OUT的高电平时段tH和低电平时段tL变得相对较大。因此，定义输出 信号OUT0和OUT的逻辑电平的时段tH和tL与边沿间隔TE1的比率变 大，艮卩tH/TEl和tL/TEl变大(转换速率(slew rate)变大)。另外，例 如，由于输入缓冲器10、 12、 22和26的传播延迟时间减小，因此数据输 入信号DQ的建立时间的裕度变大。
在操作模式MD2中，电源电压VDDQ为1.2V，因此，输入缓冲器的 驱动能力DRV低于操作模式MD1中的驱动能力。输出信号OUT0的倾斜 度变缓，并且输出信号OUT0和OUT的高电平时段tH和低电平时段tL变 得相对较小。
图8示出在操作模式MD3至MD5中图6所示的输入缓冲器10、 12、 22和26的操作。在操作模式MD3至MD5中，时钟信号CLK的频率为 50 MHz。数据信号DQ、地址信号AD和命令信号CMD的最小提供周期 等于时钟信号CLK的一个周期(20ns)，如图13所示。在图6所示的输 入缓冲器12、 22和26中，输入信号IN的转变边沿间隔TE2为20ns。在 图6所示的时钟输入缓冲器10中，输入信号IN (=时钟信号CLK)的转 变边沿间隔TE2为10ns。
在操作模式MD3至MD4中，典型信号TYPMZ处于高电平，并且输 入缓冲器的驱动能力DRV较低。输出信号OUT0的倾斜度变缓，并且输 出信号OUT0和OUT的高电平时段tH和低电平时段tL变得相对较小。
在操作模式MD5中，典型信号TYPMZ处于低电平，并且输入缓冲 器的驱动能力DRV较高。输出信号OUT0的倾斜度变陡，并且输出信号 OUT0和OUT的高电平时段tH和低电平时段tL变得相对较大。与模式MD1中一样，比率tH/TEl和tL/TEl变大(转变速率增大)，并且数据输 入信号DQ的建立时间的裕度变大。
图9示出输出缓冲器。图9所示的数据输出缓冲器28具有电平移动器 LSFT2、主输出缓冲器MOUT和副输出缓冲器SOUT。主输出缓冲器 MOUT和副输出缓冲器SOUT彼此并联地耦合在输入节点DQ0和输出节 点DQ之间。
主输出缓冲器MOUT是三态型输出缓冲器。三态型输出缓冲器具有分 别受与非门和或非门控制的pMOS晶体管和nMOS晶体管，该与非门和或 非门在数据输出定时信号DOUTZ激活期间变得有效。pMOS晶体管的源 极耦合到电源线VDDQ。 nMOS晶体管的源极耦合到地VSS。副输出缓冲 器SOUT的配置与主输出缓冲器MOUT的相同。在副输出缓冲器SOUT 中，与非门和或非门在典型信号TYPMZ的高电平时段期间变得无效，并 且输出节点进入高阻抗状态。副输出缓冲器SOUT在接收到处于低电平的 典型信号TYPMZ时被激活，并且将输入信号DQ0作为输出信号DQ输 出。当典型信号TYPMZ处于低电平时，数据输出缓冲器28的驱动能力 DRV变得相对较高(图3中的STG)。当典型信号TYPMZ处于高电平 时，数据输出缓冲器28的驱动能力DRV变得相对较低(图3中的 TYP)。
副输出缓冲器SOUT的pMOS晶体管的阈值电压与主输出缓冲器 MOUT的pMOS晶体管的阈值电压相同。副输出缓冲器SOUT的nMOS 晶体管的阈值电压与主输出缓冲器MOUT的nMOS晶体管的阈值电压相 同。但是，副输出缓冲器SOUT的pMOS晶体管的阈值电压可以低于主输 出缓冲器MOUT的pMOS晶体管的阈值电压。或者，副输出缓冲器SOUT 的nMOS晶体管的阈值电压可以低于主输出缓冲器MOUT的nMOS晶体 管的阈值电压。这样，当副输出缓冲器SOUT操作时，数据输出缓冲器28 的驱动能力被增大。
图10示出了在操作模式MD1至MD2中图9所示的数据输出缓冲器 28的操作。图10的VOH表示高电平输出电压的最小值，而VOL表示低 电平输出电压的最大值。在操作模式MD1至MD2中，时钟信号CLK的
21频率为100 MHz。数据信号DQ的最小输出周期等于时钟信号CLK的一 个周期(10 ns)，如图13所示，并且输入信号DQ0的转变边沿间隔TE1 为10ns。
在操作模式MD1中，电源电压VDDQ为1.8 V，因此，数据输出缓冲 器28的驱动能力DRV较高。输出信号DQ的转变边沿的倾斜度变陡，并 且数据输出信号DQ的高电平时段tH和低电平时段tL变得相对较大。定 义输出信号DQ的逻辑电平的时段tH和tL与边沿间隔TE1的比率变大， 即tH/TEl和tL/TEl变大(转换速率变大)。例如，由于数据输出缓冲器 28的传播延迟时间减小，如图13所示，因此数据输出信号DQ的建立时 间tS延长，并且访问时间tAC减小。
在操作模式MD2中，电源电压VDDQ为1.2V，因此，数据输出缓冲 器28的驱动能力DRV低于操作模式MD1中的驱动能力。输出信号DQ 的转变边沿的倾斜度变缓，并且数据输出信号DQ的高电平时段tH和低电 平时段tL变得相对较小。
图11示出在操作模式MD3至MD5中图9所示的数据输出缓冲器28 的操作。在操作模式MD3至MD5中，时钟信号CLK的频率为50 MHz。 数据信号DQ的最小输出周期等于时钟信号CLK的一个周期(20 ns)， 如图13所示。输入信号DQ0的转变边沿间隔TE2为20 ns。
在操作模式MD3至MD4中，典型信号TYPMZ处于高电平，并且数 据输出缓冲器28的驱动能力DRV较低。数据输出信号DQ的转变边沿的 倾斜度变缓，并且数据输出信号DQ的高电平时段tH和低电平时段tL变 得相对较小。
在操作模式MD5中，典型信号TYPMZ处于低电平，并且数据输出 缓冲器28的驱动能力DRV较高。数据输出信号DQ的转变边沿的倾斜度 变陡，并且数据输出信号DQ的高电平时段tH和低电平时段tL变得相对 较大。与模式MD1中一样，比率tH/TEl和tL/TEl变大(转变速率增 大)，数据输入信号DQ的建立时间延长，并且访问时间tAC减小。
图12示出等待时间计数器。图12所示的等待时间计数器24具有脉冲 发生器PLSG1、串联耦合的三个触发器DFF、用于将第一级触发器DFF的输出耦合到第二级触发器DFF的输入的开关SW3、用于将第一级触发 器DFF的输出耦合到输出节点DOUTZ的开关SW4，以及用于将第三级触 发器DFF的输出耦合到输出节点DOUTZ的开关SW5。开关SW3至SW5 中的每一个例如是COMS传输门。
脉冲发生器PLSG1根据来自模式寄存器16的指示突发长度的突发信 号BL1来扩展读命令信号RDZ的脉冲宽度，并且输出具有与突发长度相 同数目的脉冲的读命令信号RDPZ。每个触发器DFF与内部时钟信号 ICLK同步地锁存输入端子的逻辑。开关SW3和SW5在等待时间信号 LT4MZ处于高H时被接通。开关SW4在等待时间信号LT4MZ处于低电 平时被接通。当等待时间LAT被设定为"4"时，等待时间计数器24在接 收到读命令信号RDZ后的三个时钟之后输出数据输出定时信号DOUTZ。 当等待时间LAT被设定为"2"时，等待时间计数器24在接收到读命令信 号RDZ后的一个时钟之后输出数据输出定时信号DOUTZ。
图13示出在操作模式MD1至MD2中图5所示的DRAM的读操作。 在操作模式MD1至MD2中，时钟信号CLK的频率为100 MHz，并且等 待时间LAT为"4" (LT4MZ-高)。例如，当从活动命令ACTV到读命 令RD的时间段需要被设定为20 ns或更大时，存储器控制器DRAMC在 活动命令ACTV后的两个时钟之后提供读命令RD。突发长度被设定为 "，，0
命令译码器14响应于读命令RD激活读命令信号RDZ。由于等待时 间信号LT4MZ处于高H，因此等待时间计数器24接通开关SW3和 SW5，并且关断开关SW4。等待时间计数器24响应于读命令信号RDZ顺 序地激活读命令信号RDPZ和RD1Z至RD3Z。数据输出定时信号DOUTZ 在读命令RD后的三个时钟之后被激活。虽然数据输出定时信号DOUTZ 的激活时段是两个时钟周期，但为了确保第二数据输出时段，数据输出缓 冲器28将数据输出定时信号DOUTZ的后沿延迟大约5 ns。在数据输出定 时信号DOUTZ激活期间，读数据D0和Dl与内部时钟信号ICLK同步地 从数据端子DQ顺序输出。存储器控制器DRAMC与读命令RD后的第四 时钟信号CLK的上升沿同步地接收第一读数据D0。在操作模式MD1中，由于电源电压VDDQ为高(1.8 V)，因此访问 时间tAC较对较短。输入缓冲器10、 12和26的操作速度也相对较快，这 在图中没有示出。在操作模式MD2中，由于电源电压VDDQ较低(1.2 V)，因此访问时间tAC相对较长。输入缓冲器10、 12和26的操作速度 也相对较慢。
图14示出在操作模式MD3至MD5中图5所示的DRAM的读操作。 在操作模式MD3至MD5中，时钟信号CLK的频率为100 MHz。在操作 模式MD3中，等待时间LAT为"4" (LT4MZ = H)。在操作模式MD4 至MD5中，等待时间LAT为"2" (LT4MZ = L)。由于时钟周期为20 ns，因此存储器控制器DRAMC在活动命令ACTV后的一个时钟之后提供 读命令RD。突发长度被设定为"2"。
在操作模式MD3中，等待时间计数器24像图13所示的读操作中那 样操作，并且在读命令RD后的三个时钟之后激活数据输出定时信号 DOUTZ。在操作模式MD4至MD5中，等待时间计数器24关断开关SW3 和SW5，并且接通开关SW4。数据输出定时信号DOUTZ在读命令RD后 的一个时钟之后被激活。在操作模式MD4中，由于数据输出缓冲器28的 驱动能力DRV较低，因此访问时间tAC相对较长。由于输入缓冲器10、 12和26的驱动能力DRV也较低，因此输入缓冲器IO、 12和26的操作速 度相对较慢，这在图中没有示出。在操作模式MD5中，由于数据输出缓 冲器28的驱动能力DRV较高，因此访问时间tAC相对较短。由于输入缓 冲器IO、 12和26的驱动能力DRV也较高，因此输入缓冲器IO、 12和26
的操作速度相对较快。
由于电源电压VDDQ或时钟信号CLK的频率根据DRAM的访问状态 而被改变，因此DRAM的功耗得以最小化。包括耦合在存储器控制器 DRAMC和DRAM之间的存储器总线MBUS的充电/放电电力在内的 DRAM的功耗得以减小。在安装在便携式设备上的DRAM中，电池BAT 的消耗量得以减小，并且便携式设备的连续操作时间得以延长。
提供给存储器控制器DRAMC的输入/输出电路CI/O的电源电压 VDDQ被改变，从而存储器控制器DRAMC的功耗得以减小，并且系统设备SYS的功耗得以减小。
只有提供给输入/输出电路MI/0的电源电压VDDQ被改变，而提供给 DRAM的内部电路的电源电压VDD未被改变。因此，防止了基于操作模 式MD的变化而发生的内部电路误动作，并且功耗得以减小。
图15示出另一个输入缓冲器。在图15所示的输入缓冲器中，与图6 所示的输入缓冲器中相同的元件由相同的标号标示，并且描述将被省略。 除了时钟输入缓冲器IOA、命令输入缓冲器12A、地址输入缓冲器22A和 数据输入缓冲器26A之外，配置、规格和操作与图1至图5和图7至图14 中所示的那些相同。
在输入缓冲器IOA、 12A、 22A和26A中，向图6的输入缓冲器10、 12、 22和26添加了比较电路COMP和开关SW6和SW7。开关SW6和 SW7中的每一个例如是CMOS传输门。比较电路COMP可被设置为由输 入缓冲器10A、 12A、 22A和26A所共享。
比较电路COMP具有用于对电源电压VDDQ和基准电压VREF进行 比较的比较器，和耦合到比较器的输出的一对反相器。基准电压VREF例 如是1.5 V。基准电压VREF是由设置于DRAM内的电压生成电路生成 的。基准电压VREF可从图1所示的电源控制器PWRIC提供到DRAM。
比较电路COMP在电源电压VDDQ高于基准电压VREF时将第一操 作模式信号MD1Z设定为高电平。比较电路COMP在电源电压VDDQ等 于或低于基准电压VREF时将第一操作模式信号MD1Z设定为低电平。处 于高电平的第一操作模式信号MD1Z表示第一操作模式MDl。
当操作模式信号MD1Z处于低电平(操作模式MD2至MD5)时，开 关SW6被接通。当操作模式信号MD1Z处于高电平(操作模式MDl) 时，开关SW7被接通。在其中电源电压VDDQ低于内部电源电压VII的 操作模式MD2至MD5中，来自主输入缓冲器MIN的输出信号通过电平 移动器LSFT1被输出到输出端子OUT。在其中电源电压VDDQ高于内部 电源电压VII的操作模式MDl中，来自主输入缓冲器MIN的输出信号在 不经过电平移动器LSFT1的情况下直接被输出到输出端子OUT。电平移 动器LSFT1具有预定的功耗和预定的延迟时间DLY1。在操作模式MDl
25中，不需要电平移动器LSFT1的操作，从而DRAM的功耗得以减小。在 需要高速度的操作模式MD1中，输出信号是在不经过电平移动器LSFT1 的情况下输出的，从而输入缓冲器10A、 12A、 22A和26A的操作速度增 大。
在操作模式MD1中，电源电压VDDQ (1.8 V)高于内部电源电压 VII (1.6 V)。由于高电平输出信号OUT (1. 8V)可靠地关断耦合到输出 端子OUT的pMOS晶体管，因此泄漏电流不会发生。
图15所示的实施例具有与图6所示的实施例相同的效果。在电源电 压VDDQ高于内部电源电压VII的操作模式MD1中，来自主输入缓冲器 MIN的输出信号在不经过电平移动器LSFT1的情况下被输出，从而 DRAM的功耗得以减小，并且输入缓冲器10A、 12A、 22A和26A的操作 速度增大。
图16示出第二实施例。在第二实施例中，与第一实施例相同的元件 由相同的标号标示，并且描述将被省略。在第二实施例中，向系统控制器 SCNT添加了频率检测单元FDET和电压检测单元VDET。
频率检测单元FDET在时钟信号CLK的频率被改变时对频率被设定 为预定的值进行检测。当操作模式被从MD2改变到MD3时，频率检测单 元FDET监视时钟信号CLK的频率并且在该频率被设定为50 MHz时向判 断单元JUDG输出频率设定信号FS。当操作模式被从MD3改变到MD2 时，频率检测单元FDET监视时钟信号CLK的频率并且在该频率被设定 为100 MHz时向判断单元JUDG输出频率设定信号FS。例如，频率检测 单元FDET输出根据两类频率而具有彼此不同的逻辑电平的频率设定信号 FS。每当频率被设定时，频率检测单元FDET就输出具有脉冲的频率设定 信号FS。
电压检测单元VDET在电源电压VDDQ被改变时对电源电压VDDQ 被设定为预定的值进行检测。当操作模式被从MD1改变到MD2时，电压 检测单元VDET监视电源电压VDDQ并且在电源电压VDDQ被设定为1.2 V时向判断单元JUDG输出电压设定信号VS。当操作模式被从MD2改变 到MD1时，电压检测单元VDET监视电源电压VDDQ并且在电源电压
26VDDQ被设定为1.8 V时向判断单元JUDG输出电压设定信号VS。例如， 电压检测单元VDET输出根据两类电源电压VDDQ而具有彼此不同的逻 辑电平的电压设定信号VS。每当电源电压VDDQ被设定时，电压检测单 元VDET就输出具有脉冲的电压设定信号VS。
判断单元JUDG除了图2所示的功能外还具有输出停止信号STPZ的 功能。当操作模式被从MD2改变到MD3以及从MD3改变到MD2时，判 断单元JUDG激活停止信号STPZ，直到接收到频率设定信号FS为止，并 且与频率设定信号FS同步地解除对停止信号STPZ的激活。当操作模式被 从MD1改变到MD2以及从MD2改变到MD1时，判断单元JUDG激活停 止信号STPZ，直到接收到电压设定信号VS为止，并且与电压设定信号 VS同步地解除对停止信号STPZ的激活。
MPU在停止信号STPZ被激活的期间禁止用于访问DRAM的命令信 号被输出，并且在停止信号STPZ被解除激活之后重新启动对DRAM的访 问。当时钟信号CLK的频率尚未稳定时，以及当电源电压VDDQ尚未稳 定时，对DRAM的访问可被防止。DRAM的误动作可得以防止。
图17示出图16所示的系统控制器SCNT对DRAM的控制。与第一实 施例中相同的元件由相同的标号标示，并且描述将被省略。第二实施例的 规格和操作与图1以及图3至图14所示的相同。在图17所示的流程中， 操作21被添加在图4所示的流程中的操作20和操作34之间。操作23取 代图4的流程中所示的操作22被插入，并且操作36、 38和40被添加在操 作26和34之后。直到操作18和30为止的流程与图4所示的操作10至 16以及操作28相同。
在第二实施例中，当电源电压VDDQ被改变时，系统控制器SCNT等 待，直到基于来自电压检测单元VDET的电压设定信号VS，改变后的电 源电压VDDQ已稳定为止。当时钟信号CLK的频率被改变时，系统控制 器SCNT等待，直到基于来自频率检测单元FDET的频率设定信号FS，改 变后的频率己稳定为止。
由于时钟信号CLK的频率在操作38中被改变，因此系统控制器 SCNT在操作21中将时钟标志CFLG设定为"0"(指示50MHz)，并且
27在操作23中将时钟标志CFLG设定为"1"(指示100 MHz)。在操作26 和34中，系统控制器SCNT激活停止信号STPZ。
在操作36中，系统控制器SCNT基于电压检测单元VDET来检测电 源电压VDDQ被稳定到预定的值。在操作38中，为了设定时钟信号CLK 的频率，系统控制器SCNT依据时钟标志CFLG的值将设定值HFZ设定为 低电平或高电平。在操作40中，系统控制器SCNT等待，直到基于频率 检测单元FDET时钟信号CLK的频率被稳定到预定的值为止。通过等待 直到频率稳定为止，确保了输入到DRAM的信号/从DRAM输出的信号的 定时规格(AC定时规格)。
当在操作40中判定"是"B寸，系统控制器SCNT解除对图16所示的 停止信号STPZ的激活。MPU重新启动对DRAM的访问。
第二实施例具有与第一实施例相同的效果。在第二实施例中，当时钟 信号CLK的频率未稳定时，以及当电源电压VDDQ未稳定时，可以防止 对DRAM的访问。防止了DRAM的误动作，并且减小了功耗。
图18示出第三实施例。图18示出了图2所示的系统控制器SCNT对 DRAM的控制方法。与其他实施例中相同的元件由相同的标号来标示，并 且描述将被省略。第三实施例的规格和操作与图1以及图3至图14中所示 的相同。第三实施例的系统设备SYS的配置与图16的相同。在图18所示 的流程中，在图17所示的操作34之后执行操作38。图16所示的判断单 元JUDG仅在电源电压VDDQ被从1.2 V改变到1.8 V时(也就是说，仅 在模式被改变到MD1时)，才依据来自电压检测单元VDET的电压设定 信号VS解除对停止信号STPZ的激活。MPU和存储器控制器DRAMC在 电源电压VDDQ被从1.2 V改变到1.8 V时临时停止对DRAM的访问，而 在电源电压VDDQ被从1.8V改变到1.2V时不停止对DRAM的访问。
当电源电压VDDQ被降低时，DRAM的输入/输出电路MI/0的操作 变得逐渐缓慢，并且输入/输出电路MI/0的驱动能力DRV被逐渐减小。 因此，电路的操作裕度从高变低。对于存储器控制器DRAMC的输入/输出 电路CI/0也是如此。由于在操作裕度高时不会发生问题，因此当电源电 压VDDQ被从1.8 V改变到1.2 V时，不需要等待直到电源电压VDDQ稳定到1.2V为止。当电源电压VDDQ被从1.8V改变到1.2V时，操作模式 被迅速切换。当操作模式被从MD1切换到MD2时，可以防止对不必要时 间的浪费，并且可以减小在此期间的功耗。可以縮短用于切换操作模式的 时间，从而可以减小无法访问DRAM的空闲时段，并且可以提高系统设 备SYS的性能。
第三实施例具有与其他实施例相同的效果。在第三实施例中，由于縮 短了用于切换操作模式的时间，因此提高了系统设备SYS的性能。
图19示出第四实施例。图19示出了图2所示的系统控制器SCNT对 DRAM的控制方法。与其他实施例中相同的元件由相同的标号来标示，并 且详细描述将被省略。第四实施例的配置、规格和操作与图1以及图3至 图14中所示的相同。在图19所示的流程中，操作42、 44、 46和48取代 图17所示的操作36、 38和40被插入。
在操作42中，系统控制器SCNT判定电源电压VDDQ是否达到预定 的值。当电源电压VDDQ达到预定的值时，该过程前进到操作44。当电 源电压VDDQ未达到预定的值时，该过程前进到操作46。在操作44中， 系统控制器SCNT等待，直到时钟信号CLK的频率稳定到预定的值为 止。当频率达到预定的值时，电源电压VDDQ和时钟信号CLK的频率被 改变，并且该过程结束。
在操作46中，系统控制器SCNT判定时钟信号CLK的频率是否达到 预定的值。当频率达到预定的值时，该过程前进到操作48。当频率未达到 预定的值时，该过程返回到操作42，并且电源电压VDDQ的值被判定。 在操作48中，系统控制器SCNT等待，直到电源电压VDDQ稳定到预定 的值为止。当电源电压VDDQ达到预定的值时，电源电压VDDQ和时钟 信号CLK的频率被改变，并且该过程结束。
第四实施例具有与其他实施例相同的效果。在第四实施例中，电源电 压VDDQ和时钟信号CLK的频率被交替反复判断。由于电源电压VDDQ 和时钟信号CLK的频率是几乎同时被判断的，因此用于切换操作模式MD 的时间得以縮短。由于用于切换操作模式的时间得以縮短，因此系统设备 SYS的性能得到了提高。图20示出第五实施例。图20示出了图2或图16所示的电源控制器 PWRIC的实质部分。与其他实施例中相同的元件由相同的标号来标示，并 且描述将被省略。第五实施例的配置、规格和操作与图1至图14中所示 的相同。第五实施例可被应用到图15至图19所示的实施例。
在电源控制器PWRIC中，向图2或图16所示的电源控制器PWRIC 添加了脉冲生成电路PLSG2和开关SW8。脉冲生成电路PLSG2在设定值 HVZ被从低电平改变到高电平时生成高电平检测脉冲HVPZ。检测脉冲 HVPZ的脉冲宽度等于脉冲生成电路PLSG2的反相器列的延迟时间 DLY2。开关SW8在检测脉冲HVPZ的高电平时段期间被接通。在检测脉 冲HVPZ的高电平时段期间，1.8 V的电源电压除了通过开关SW1外还通 过开关SW8被提供到电源线VDDQ。开关SW8临时输出相对较高的电源 电压VDDQ (1.8V)。
图21示出图20所示的电源控制器PWRIC的操作。开关SW1、 SW2 和SW8中的每一个的接通时段由箭头示出。当操作模式被从MD2 (或者 MD3至MD5)切换到MD1时，系统控制器SCNT将设定值HVZ从低电 平改变到高电平。检测脉冲HVPZ被临时改变到高电平。由于将开关SW1 和SW8接通会临时提高电源电压VDDQ的供应能力，并且电源电压 VDDQ急剧提高，因此用于从操作模式MD2至MD5中的任何一个切换到 操作模式MD1的时间变得縮短。
在仅接通开关SW1时电源电压VDDQ的变化在图21中由虚线示出作 为比较示例。当电源电压VDDQ被从1.8 V改变到1.2 V时，电路的操作 裕度被从高改变到低，因此，电源电压VDDQ不需要被急剧降低。
第五实施例具有与其他实施例相同的效果。在第五实施例中，由于用 于切换操作模式的时间得到了縮短，因此系统设备SYS的性能得到了提 高。
在上述实施例中，提供到DRAM的电源电压VDDQ和时钟信号CLK 的频率被调节。但是，也可以调节提供到诸如伪SRAM、 SRAM或闪存之 类的其他半导体存储器的输入/输出电路的电源电压和时钟信号CLK的频 率。以上实施例的DRAM具有用于将电源电压VDD (1.8 V)转换成内部 电源电压VII (第一电源电压；1.6V)的电压生成电路20。但是，在不在 DRAM上设置电压生成电路20的情况下，1.6 V的电源电压VDD可作为 第一电源电压被提供给DRAM。
在图3中，根据五个操作模式MD1至MD5，电源电压VDDQ、时钟 信号CLK的频率、等待时间LAT和输入/输出电路MI/O的驱动能力DRV 被调节。但是，例如，像图22所示的第六实施例中那样，根据三个操作 模式MD1至MD3，电源电压VDDQ和时钟信号CLK的频率可被调节。 在图22中，等待时间设定单元LSET的设定值LT4Z在操作模式MD3中 可被设定为低电平。在图22中，驱动器设定单元DSET的设定值TYPZ在 操作模式MD2至MD3中可被设定为低电平。
像图23所示的第七实施例中那样，根据四个操作模式MD1至MD4， 电源电压VDDQ、时钟信号CLK的频率、等待时间LAT和输入/输出电路 MI/0的驱动能力DRV可被调节。在图23中，当操作模式被从MD2改变 到MD1时，时钟信号CLK的频率被从50 MHz改变到100 MHz，并且同 时，读等待时间LAT被从"2"改变到"4"。电源电压VDDQ在操作模 式MD2和MD3之间被改变。驱动能力DRV在操作模式MD3和MD4之 间被改变。
图24示出具有图23所示的操作模式的DRAM的数据输入缓冲器 IOB、 12B、 22B和26B。数据输入缓冲器IOB、 12B、 22B和26B不向开 关SW6和SW7提供图15所示的来自比较电路COMP的输出信号，而是 向开关SW6和SW7提供等待时间信号LT4MZ来作为第一操作模式信号 MD1Z。图24中的其他配置与图15所示的数据输入缓冲器IOA、 12A、 22A和26A的相同。仅当电源电压VDDQ为高(1.8 V)，并且时钟频率 为高(100 MHz)时，输出信号OUT才在不经过电平移动器LSFT1的情 况下被输出。
在第六实施例中，输入缓冲器10、 12、 22和26以及数据输出缓冲器 28的驱动能力DRV被切换。但是，例如，可以只切换输入缓冲器10、 12、 22和26之一或者数据输出缓冲器28的驱动能力DRV。在图17、图18和图19中，将会等待直到电源电压VDDQ和时钟信 号CLK的频率都达到预定的值为止。但是，例如，当电源电压VDDQ可 被迅速改变时，可以只等待直到时钟信号CLK的频率达到预定的值为 止。当时钟信号CLK的频率可被迅速改变时，可以只等待直到电源电压 VDDQ达到预定的值为止。用于切换操作模式的时间得以縮短，并且功耗 得以减小。
在图20中，当操作模式被从模式MD2切换到MD1，并且电压调节信 号HVZ被改变到高电平时，开关SW8被接通预定的时间段(DLY2)。 但是，例如，如图25和图26所示，比较电路COMP和触发器被设置于电 源控制器PWRIC上，并且当操作模式被从MD2切换到MD1时，开关 SW8可被接通，直到电源电压VDDQ超过预定电压为止。该预定电压是 在电源控制器PWRIC内生成的基准电压VREF1 (1.7 V)。
触发器F/F与电压调节信号HVZ的上升沿同步地被设定，并且将检测 脉冲HVPZ改变到高电平。触发器F/F与比较电路COMP的输出信号的上 升沿同步地被设定，并且将检测脉冲HVPZ改变到低电平。比较电路 COMP在电源电压VDDQ超过基准电压VREF1时输出高电平。
在图19中，电源电压VDDQ和时钟信号CLK的频率可被交替判断。 但是，例如，像图27所示的第七实施例中那样，操作50和52可取代图 19的操作42、 44、 46和48被执行。在图27的流程中，在操作38被执行 之后，操作50和52被彼此不同的控制单元分开执行。当一个控制单元检 测到时钟信号CLK的频率被设定为预定的值时，以及当另一个控制单元 检测到电源电压VDDQ被设定为预定的值时，用于切换操作模式的控制完 成。电源电压VDDQ和时钟信号CLK的频率被分开判断，从而用于切换 操作模式的时间得以縮短，并且系统设备SYS的性能得以提高。
已经根据以上优点描述了本发明的示例性实施例。将会明白，这些示 例只是对本发明的例示。本领域的技术人员将会很清楚看出许多变化和修 改。
本申请要求2007年12月17日提交的日本专利申请No. 2007-324908 的优先权，该日本专利申请的全部内容通过引用被全部结合于此。
3权利要求
1. 一种存储器系统，包括半导体存储器，该半导体存储器包括根据第一电源电压来操作的内部电路，以及耦合到该内部电路并且根据第二电源电压来操作的存储器输入/输出电路，其中该半导体存储器与时钟信号同步地操作；第一控制单元，该第一控制单元包括耦合到所述存储器输入/输出电路并且根据所述第二电源电压来操作的控制输入/输出电路，其中所述第一控制单元与所述时钟信号同步地操作；电压生成单元，该电压生成电路生成所述第二电源电压，并且根据电压调节信号来改变所述第二电源电压；时钟生成单元，该时钟生成单元生成所述时钟信号，并且根据时钟调节信号来改变所述时钟信号的频率；以及第二控制单元，该第二控制单元根据所述第一控制单元对所述半导体存储器的访问状态，来生成所述电压调节信号和所述时钟调节信号。
2. 根据权利要求1所述的存储器系统，其中，所述半导体存储器包括多个操作模式，所述第二控制单元根据所述半导体存储器的访问状态来判定操作模式，并且基于该操作模式来生成所述电压调节信号和所述时钟调节信号中的至少一个。
3. 根据权利要求2所述的存储器系统，其中，所述多个操作模式包括以下操作模式之一所述第二电源电压为高并且所述时钟信号的频率为高的操作模式、所述第二电源电压为低并且所述时钟信号的频率为高的操作模式、以及所述第二电源电压为低并且所述时钟信号的频率为低的操作模式。
4. 根据权利要求2所述的存储器系统，其中，所述半导体存储器包括等待时间寄存器，该等待时间寄存器设定等待时间，该等待时间是从接收读命令到输出读数据的时钟周期的数目，其中，所述第一控制单元基于由所述第二控制单元判定的操作模式来改变所述等待时间。
5. 根据权利要求3所述的存储器系统，其中，所述时钟信号的频率为低的操作模式具有高驱动能力操作模式和低驱动能力操作模式或者高等待时间操作模式和低等待时间操作模式中的任何一个。
6. 根据权利要求2所述的存储器系统，其中，所述存储器输入/输出电路包括驱动能力被改变的输入缓冲器和输出缓冲器中的至少一个，其中，所述半导体存储器包括改变所述驱动能力的驱动寄存器，并且其中，所述第一控制单元访问所述驱动寄存器，以便基于由所述第二控制单元判定的操作模式来改变所述驱动能力。
7. 根据权利要求6所述的存储器系统，其中，所述输入缓冲器和所述输出缓冲器中的至少任一个包括多个并联耦合的晶体管，并且其中，所述晶体管中的一个根据所述驱动寄存器的设定值来操作。
8. 根据权利要求1所述的存储器系统，其中，所述存储器输入/输出电路包括输入缓冲器；布置于所述输入缓冲器和所述内部电路之间的电平移动器，该电平移动器将从所述输入缓冲器输出的第二电源电压的信号电平转换成所述第一电源电压的信号电平；以及切换电路，该切换电路基于所述第二电源电压和所述第一电源电压之间的关系来选择性地将所述电平移动器的输出或者所述输入缓冲器的输出耦合到所述内部电路。
9. 根据权利要求1所述的存储器系统，其中，所述第一控制单元和所述第二控制单元中的任一个包括电压检测单元，该电压检测单元检测所述第二电源电压何时被设定为预定的值，并且其中，所述第一控制单元在所述第二电源电压被改变时停止对所述半导体存储器的访问，并且在所述电压检测单元进行所述检测之后重新启动对所述半导体存储器的访问。
10. 根据权利要求9所述的存储器系统，其中，所述电压检测电路在所述第二电源电压被从第二电压改变到第一电压时检测所述第二电源电压何时被设定为预定的值，并且其中，所述第一控制单元在所述第二电源电压被从所述第二电压改变 到所述第一电压时停止对所述半导体存储器的访问，在判定所述第二电源 电压被设定为预定的值时重新启动对所述半导体存储器的访问，并且在所 述第二电源电压被从所述第一电压改变到所述第二电压时访问所述半导体 存储器。
11. 根据权利要求1所述的存储器系统，其中，所述第一控制单元和 所述第二控制单元中的任一个包括频率检测单元，该频率检测单元检测所 述频率何时被设定为预定的值，并且其中，所述第一控制单元在所述频率被改变时停止对所述半导体存储 器的访问，并且在所述频率检测单元进行所述检测之后重新启动对所述半 导体存储器的访问。
12. 根据权利要求1所述的存储器系统，其中，所述电压生成单元包括第一生成单元，该第一生成单元输出具有第一电压的所述第二电源电压；第二生成单元，该第二生成单元输出具有第二电压的所述第二电源电 压；以及第三生成单元，该第三生成单元在所述第二电源电压被从所述第二电 压改变到所述第一 电压时临时输出所述第一 电压。
13. —种用于控制半导体存储器的方法，该半导体存储器与时钟信号 同步地操作并且包括多个操作模式，该方法包括使得所述半导体存储器的内部电路根据第一 电源电压来操作， 根据第二电源电压向所述内部电路输入信号或从所述内部电路输出信号，根据所述半导体存储器的访问状态来判定操作模式，以及 基于所判定的操作模式来改变所述第二电源电压和所述时钟信号的频 率中的至少一个。
14. 根据权利要求13所述的方法，其中，所述多个操作模式包括以下操作模式中的至少一个所述第二电源电压为高并且所述时钟信号的频率 为高的操作模式、所述第二电源电压为低并且所述时钟信号的频率为高的 操作模式、以及所述第二电源电压为低并且所述时钟信号的频率为低的操 作模式。
15. 根据权利要求13所述的方法，包括基于所判定的操作模式来改变等待时间，其中该等待时间是从接收读 命令到输出读数据的时钟周期的数目。
16. 根据权利要求13所述的方法，包括基于所判定的操作模式来改变输入缓冲器和输出缓冲器中的至少一个 的驱动能力。
17. 根据权利要求13所述的方法，包括 检测所述第二电源电压何时被设定为预定的值；在所述第二电源电压被改变时停止对所述半导体存储器的访问；以及 在所述检测之后重新启动对所述半导体存储器的访问。
18. 根据权利要求13所述的方法，包括检测所述第二电源电压何时被设定为预定的值；在所述第二电源电压被从第二电压改变到第一电压时停止对所述半导 体存储器的访问；在检测所述第二电源电压何时被设定为所述预定的值之后重新启动对 所述半导体存储器的访问；并且在所述第二电源电压被从所述第一电压改变到所述第二电压时访问所 述半导体存储器。
19. 根据权利要求13所述的方法，包括 检测所述频率何时被设定为预定的值；在所述频率被改变时停止对所述半导体存储器的访问；并且 在所述检测之后重新启动对所述半导体存储器的访问。
20. 根据权利要求13所述的控制方法，包括在所述第二电源电压被从第二电压改变到第一电压时，增大所述第二 电源电压的供应能力。
全文摘要
本发明提供了存储器系统和存储器的控制方法。该存储器系统包括半导体存储器，该半导体存储器包括根据第一电源电压操作的内部电路，以及耦合到该内部电路并且根据第二电源电压操作的存储器输入/输出电路；第一控制单元，该第一控制单元包括耦合到存储器输入/输出电路并且根据第二电源电压操作的控制输入/输出电路；电压生成单元，该电压生成电路生成第二电源电压，并且根据电压调节信号来改变第二电源电压；时钟生成单元，该时钟生成单元生成时钟信号，并且根据时钟调节信号来改变时钟信号的频率；以及第二控制单元，该第二控制单元根据第一控制单元对半导体存储器的访问状态，来生成电压调节信号和时钟调节信号。
文档编号G11C7/10GK101465151SQ200810177670
公开日2009年6月24日 申请日期2008年11月20日 优先权日2007年12月17日
发明者江口康之, 藤冈伸也 申请人:富士通微电子株式会社