专利名称：移位寄存器和有源矩阵器件的制作方法
技术领域：
本发明涉及一种移位寄存器，例如适用于用作驱动有源矩阵显示器的行和/或列 的时钟发生器的类型的移位寄存器。本发明还涉及包括至少一个此类移位寄存器的有源矩 阵器件。
背景技术：
附图的
图1示出典型的有源矩阵显示器。这样的显示器由排列成M行和N列的图 像元素(像素)的矩阵2组成。每行和列连接至电极，其中列电极连接至数据驱动电路4 的N个输出，且行电极连接至扫描驱动电路6的的M个输出。每次对一行像素寻址。扫描驱动电路包括M相时钟发生器，该时钟发生器产生 如附图2所示的一系列时钟脉冲。每个时钟脉冲输出i控制行i的激活，对于每个i使 Id通常这些脉冲不交叠，从而不会存在两个脉冲同时为高。可同时对一行的所有像素寻址，或可分Bfb像素块来对它们寻址，其中bB = N。 在后一种情况下，数据驱动电路也可包括所描述类型的B相时钟发生器，从而每个时钟脉 冲输出i激活块i，对每个i使1 < i < B。可在显示器衬底上直接形成所描述类型的扫描驱动电路，从而减少连接至显示器 所需的连接数量。这是有利的，因为它减少了连接器占据的面积，并导致机械上更坚固的显 示器。在此类情况下，通常将单种类型的晶体管用于时钟发生器电路(“单通道”)。例如， 该电路可仅由η型晶体管组成，而不是如同CMOS电路中常用的η型和ρ型晶体管的混合。 使用单种类型的晶体管对于制造成本而言是有利的。然而，难以使用单种类型的晶体管来 设计低功率、高速的逻辑，诸如与门和反相器。用于扫描驱动电路的时钟发生器可由移位寄存器形成。移位寄存器是一种多级电 路，它能响应于时钟信号沿其长度按顺序使数据序列逐级移位。一般而言，移位寄存器可使 任意数据序列移位。然而，当将移位寄存器用作扫描或数据驱动电路中的时钟发生器时，仅 需要沿其长度移动单个高态。这样的移位寄存器称为“移一步(walking one)”移位寄存 器，且可以能或可以不能使任意数据序列移位。这种类型的时钟发生器的示例在美国专利6377099中被公开，且在附图的图3中 示出。在这种情况下，触发器24为重置-置位型(RSFF)，其中附加的门电路26用于控制时 钟的传递，以当RSFF被置位时时钟被传递到该级的输出，且当RSFF被重置时输出被拉至无 效状态。该门电路的输出连接至下一级的置位输入，且连接至上一级的重置输入。该门电 路的输出还形成扫描驱动电路的输出。附图的图4示出图3的时钟发生器的操作。时钟信号CKl和CK2不交叠。Qn表示 第N级的RSFF 24的Q输出；输出N表示第N级的门电路26的0输出，它也形成扫描驱动 电路的输出。当第N级被置位时，Qn升高至高逻辑电平，且其门电路26将时钟传递到输出。 当时钟升高时，输出N升高，且这将第N+1级置位并将第N-I级重置，以使Qn+1升高至高逻辑 电平，且Qim降低至低逻辑电平。第N+1级被配置成将时钟的补传递至其输出，因此该输出一开始保持低电平。当时钟降低时，第N级的输出降低，且第N+1级的输出升高。这将第N 级重置，从而防止后续时钟脉冲被传递至其输出，并将第N+2级置位。单通道扫描驱动电路的示例在美国专利7038653中被公开，如附图的图5和6所 示。该扫描驱动电路由多个级32组成。每级具有三个输入R、S以及CK。奇数级的CK输 入连接至第一时钟CK1，偶数级的CK输入连接至第二时钟CK2。图6示出图5中的两个级32的组成。该电路仅由η型晶体管组成。每个移位寄 存器级由控制逻辑块14和输出级15组成。附图的图7示出图6的扫描驱动电路的操作。Qn表示第N级的逻辑块14的Q输 出；GOUTn表示第N级的输出级15的输出，它也形成该扫描驱动电路的输出。当第N级被置 位时，Qn升高至高逻辑电平，且其输出级15将时钟传递到输出。当时钟升高时，GOUTn升高， 且这将第Ν+1级置位并将第N-I级重置，以使Qn+1升高至高逻辑电平，且Qim降低至低逻辑 电平。第N+1级被配置成将时钟的补传递至其输出，因此该输出一开始保持低电平。当时 钟降低时，第N级的输出降低，且第N+1级的输出升高。这将第N级重置，从而防止后续时 钟脉冲被传递至其输出，并将第N+2级置位。所使用的输出级在这些电路中相同它由两个晶体管10和12以及自举电容器13 组成。这些晶体管受该逻辑控制，从而在任何时候仅一个晶体管被激活。第一晶体管10将 时钟直接传递至输出，无任何附加逻辑或缓冲；第二晶体管12将输出拉至低供电电压。N型晶体管的源极处的电压一般不高于Ve-Vra，其中Ve是该晶体管的栅电压，而Vth 是该晶体管的阈值。向输出开关提供Ve的该逻辑的输出又不高于高供电电压vff，且由于 相似的原因而一般不高于Vff-Vra(它由其栅极不高于Vff的晶体管产生)。优选将时钟的全 电压传递至输出(否则，可能必须提高该时钟的电压，这导致较高的功耗)。这需要至少为 VCKH+VTH的栅电压，其中Vcxh是时钟高电压(一般等于Vff)。当时钟升高时，自举电容器13用于提高第一晶体管的栅电压。其操作如下晶体 管10的栅极被逻辑升高至其导通的点；当时钟升高时，该升高被传导至其输出；该升高通 过电容器13耦合至晶体管10的栅极，从而提高了栅极电压，并确保晶体管10继续导通，直 到其源极和漏极电压基本相等。扫描驱动电路的一般要求是控制输出脉冲的方向的能力——显示器中从上至下 或从下至上。允许双向控制的一般配置在附图的图8中示出。这与图6相似，且仅将说明 其差别。每一级的每个R和S输入连接至两个晶体管的端子；每个晶体管的另一端子连接 至前级或后级的输出。在这种情况下，每一级存在四个晶体管以便双向控制；第N级以此方 式连接至晶体管70-76。将R和S输入分别连接至后级和前级的晶体管的控制端子被连接 至UD输入；将R和S输入连接至前级和后级的晶体管的控制端子被连接至UDB输入。UDB 是UD的补。当UD有效时，输出脉冲从级1到级M遍历显示器；当UD无效时，输出脉冲从级 M到级1遍历显示器。另一类型的单通道扫描驱动电路在美国专利申请公开2007/0091014中被公开， 且在附图的图9中示出。每一级由锁存器34和输出缓冲器36组成。每个锁存器具有三个 输入IN (输入)、CK1和CK2。奇数级的CKl和CK2输入分别连接至公共的CK1和CK2信号； 偶数级的CKl和CK2输入分别连接至公共的CK2和CK1信号。输出缓冲器36可能驱动大量 电容性负载。难以设计能在足够速度下驱动此类负载的低功率单通道缓冲器。
附图的图10示出图9中的锁存器34的组成。该锁存器由两个开关与两个反相器 20和22组成。节点X代表反相器20的输入。输出Q是反相器22的输出。附图的图11示 出该锁存器的晶体管级组成；所有晶体管为η型。附图的图12示出该锁存器的操作。当时 钟CKl和CK2分别为有效和无效时，锁存器对输入IN取样，该输入IN被传递至输出OUT。 在CKl变为无效期间，通过CK2变为有效OUT(输出)被锁存。当CKl和CK2分别变为有效 和无效时，锁存器再次对IN取样。附图的图13示出图9中的扫描驱动电路的操作。时钟CKl和CK2互补。输出 OUTim (输出η)到0UTN+2 (输出N+2)代表锁存器34的输出。当CKl有效时，奇数编号的锁 存器对前级取样，当CK2有效时，偶数编号的锁存器对前级取样。当OUTim (输出N-i)和CK2 有效时，锁存器N对OUTim (输出N-i)取样，且OUTn (输出N)有效。当CKl有效时，OUTn (输 出0被锁存，锁存器N+1对N+1取样，且0UTN+1 (输出N+1)有效。扫描驱动电路输出交叠，从 而不适合驱动显示器的行。当时钟不交叠时，这些输出仍交叠。一些扫描驱动电路在移位寄存器输出处纳入逻辑门电路以产生不交叠的信号。常 见的配置在附图的图14中示出。移位寄存器28的每一级的输出连接至与门30。该与门的 其他输入连接至前级的输出和脉宽控制(PWC)信号。每个与门的输出形成扫描驱动电路的 一个输出GL。当移位寄存器输出和PWC 二者有效时，与门的输出因此有效，如附图的图15 所示。难以设计单通道的低功率且高速的与门。
发明内容
根据本发明的第一方面，提供了一种移位寄存器，该移位寄存器包括多个级，这些 级中的至少一些级中的每一个包括数据锁存器和输出级，每个数据锁存器具有单个数据输 入，该单个数据输入被安排成在寄存器工作时从相邻的单个级接收数据信号，每个输出级 包括第一开关和第二开关，该第一开关被安排成当输出级有效时将时钟信号传递到时钟级 输出，该第二开关被安排成当该级无效时将无效电平供电电压传递到该级输出。 至少一些级可包括所有级，但末端级除外。第一和第二开关可分别包括第一和第二晶体管。第一开关中的每一个可包括自举 电容器。每个奇数排序级的第一开关可连接在该级输出与第一时钟输入之间，而每个偶数 排序级的第一开关可连接在该级输出与第二时钟输入之间。奇数排序级的锁存器可具有分 别连接至第二和第一时钟输入的取样和锁存控制输入，而偶数排序级的锁存器可具有分别 连接至第一和第二时钟输入的取样和锁存控制输入。每个锁存器可包括第一反相器，其输 入连接至输入节点，且其输出连接至该锁存器的补输出；第二反相器，其输入连接至第一反 相器的输入，且其输出连接至该锁存器的输出；第三开关，该第三开关连接在该锁存器的输 入与输入节点之间，且受取样控制输入控制；以及第四开关，该第四开关连接在该输入节点 与第二反相器的输出之间，且受锁存控制输入控制。第三和第四开关可分别包括第三和第 四晶体管。第一反相器可包括第五晶体管，该第五晶体管的控制电极连接至输入节点，其公 共电极连接至第一电源线，且反相输出电极经由以二极管形式连接的第六晶体管连接至第 二电源线。
第二反相器可包括第七晶体管和第八晶体管，该第七晶体管的控制电极连接至第 一反相器的输出，且其反相输出电极连接至第二反相器的输出，该第八晶体管的控制电极 连接至输入节点，且其公共电极连接至第二反相器的输出。每个锁存器可包括第五开关，该第五开关连接在输入节点与无效电平供电电压之 间，且被安排成受寄存器重置信号控制。该第五开关可包括第九晶体管。每个数据输入可被安排成从相邻级的输出级的输出接收数据信号。每个数据输入可被安排成从相邻级的锁存器的输出接收数据信号。每个数据输入可经由第六和第七开关连接至相邻级以接收数据信号，该第六和第 七开关被安排成受控以使所有级选择性地从前级或从后级接收数据信号。第六和第七开关 可分别包括第十和第十一晶体管。所有晶体管可以是同一导电类型。
所有晶体管可以是薄膜晶体管。根据本发明的第二方面，提供了一种有源矩阵器件，该器件包括扫描驱动电路和 数据驱动电路，该扫描驱动电路和数据驱动电路中的至少一个包括根据本发明第一方面的 寄存器。一实施例的示例包括一种由串联级的级联组成的电路，每个级包括锁存器；输出切换装置，包括在该级有效时将时钟信号传递给输出的开关；在该级无效时将无效供电电压传递给输出的开关。因此，提供能提供不交叠的输出信号的移位寄存器是可能的。这样的寄存器可由 例如有源矩阵器件的衬底上的单通道过程形成。不需要来自相邻级的级重置信号，因此例 如在双向移位寄存器的情况下，双向控制需要的部件更少。附图简述
图1是示出已知类型的有源矩阵显示器的框图2是示出图1中显示器的典型扫描驱动电路的输出脉冲的波形图
图3是已知类型的扫描驱动电路的示意框图4是示出图3的扫描驱动电路的操作的波形图5和6是已知类型的扫描驱动电路的示意框图7是示出图6中的电路的操作的波形图8和9是已知类型的扫描驱动电路的示意框图10和11是图9中锁存器的示意图12是示出图11中锁存器的操作的波形图13是示出图9的扫描驱动电路的操作的波形图14是已知类型的扫描驱动电路的示意图15是示出图14的扫描驱动电路的操作的波形图16是构成本发明的实施例的多级扫描驱动电路的示意框图17是图16的多个级之一的示意框图18和19是图17的锁存器的示意图20是示出图18和19中的电路的操作的波形图；图21是图16的多个级之一的示意框图；图22是构成本发明的另一实施例的多级扫描驱动电路的示意框图；图23是构成本发明的另一实施例的图22的多个级之一的示意框图；图24是构成本发明的另一实施例的图22的多个级之一的示意框图；图25是示出图22的扫描驱动电路的操作的波形图；图26是构成本发明的另一实施例的多级扫描驱动电路的示意框图；图27是示出图26的扫描驱动电路的操作的波形图；图28是构成本发明的另一实施例的多级扫描驱动电路的示意框图；以及图29是图28的多个级之一的示意框图。实施本发明的最佳方式第一实施例在图16中示出。该扫描(或数据)驱动电路由多个级52组成。这些 级被排列成诸如第N和N+2级的偶数编号级，以及诸如第N-I和N+1级的奇数编号级。每 个级具有三个输入S、CKl和CK2。奇数级的CKl和CK2输入分别连接至公共的CK1和CK2 信号；偶数级的CKl和CK2输入分别连接至公共的CK2和CK1信号。时钟优选不交叠，以使 扫描驱动电路输出不交叠。然而，时钟也可以是互补的，以使扫描驱动电路输出具有重合的 边沿。每个级具有输出GL。每个级的GL输出形成驱动电路的输出GLn，且连接至后级的 S输入(末端级除外)。图17示出图16中的一个级52的组成。每一级由锁存器44和两个开关38、40组 成。锁存器具有连接至该级的S输入的一个输入，以及两个输出OUT和OUTB。OUTB输出是 OUT (输出)的补。该锁存器的OUT输出连接至图17中的开关38的控制端子OUTB输出连接至开关 40的控制端子。开关38被连接成使其主导电通路在CK2输入与GL输出之间；开关40被 连接成使其主导电通路在GL输出与低供电电压Vss之间。图18示出图17中的锁存器44的一个实施例。该锁存器具有控制相应开关的取样 和锁存输入(CKl和CK2)。该锁存器与图10的锁存器相似，且仅将说明其差别。输出OUTB 是反相器20的输出。图19示出该锁存器的另一实施例。这与图11的锁存器相似，且仅将说明其差别。 晶体管15的控制端子连接至供电电压Vccl，从而晶体管15以二极管的形式连接。晶体管 16的控制端子连接至晶体管18的控制端子。图12示出该锁存器的操作。当CKl有效(CK2 无效)时，晶体管16和18的控制端子连接至输入IN。如果IN有效，则晶体管16和18有 效，从而将OUTB拉至Vss，使晶体管8无效，且将OUT拉至Vccl。反之，如果IN无效，则晶 体管16和18无效，从而将OUTB推至Vccl，激活晶体管8，并将OUT拉至Vss。以此方式，IN 的状态被传递至OUT。当CK2有效时(CKl无效)，晶体管16和18的控制端子连接至0UT， 且OUT现在被锁存。当CKl和CK2分别变为有效和无效时，锁存器再次对IN取样。在图19中，该锁存器的另一实施例使用电阻器代替晶体管16。图20示出图16中的信号的时序。信号输出η到输出N+2分别是级N-I到N+2中 的锁存器的输出。当CKl有效时，奇数级中的锁存器对前级的输出取样；当CK2有效时，偶数级中的锁存器取样。相邻锁存器的输出交叠，同时相邻级的输出不交叠。图21示出图17的级的晶体管级实施例。这些级之间的连接如图16所示。扫描驱动电路仅由诸如η型的同一导电类型的晶体管组成。所有晶体管可以是薄 膜晶体管。每个级由锁存器44、两个晶体管56、58以及一个自举电容器64组成。该锁存器 具有连接至该级的S输入的一个输入ΙΝ，以及两个输出OUT和OUTB。OUTB输出是OUT的 补。该锁存器可以是如图10所示的形式。该锁存器的OUT输出连接至晶体管56的控制端子；OUTB输出连接至晶体管58的 控制端子。晶体管56被连接成使其主导电通路在CK2输入与GL输出之间；开关58被连接 成使其主导电通路在GL输出与低供电电压Vss之间。自举电容器64连接在GL输出与该锁存器的OUT输出之间，并用于确保晶体管56 的控制电极上的电压被升高至足以使CK2输入的高电平完全传导至GL的电平。GL直接连 接至显示器的行；不需要中间输出缓冲器。第二实施例在图22中示出。重置输入R被包含到每个级中。R输入连接至公共重
置信号R。图23示出图22中的一个级42的组成。每个级与图21中所示的级相似，且仅将 描述其差别。锁存器46具有重置输入R，用于使OUT无效(0UTB有效)且将该级输出GL切 换至低供电电压Vss。图24示出图23中的锁存器的一个实施例。该锁存器与图18的锁存器相似，且仅 将描述其差别。重置输入R连接至开关60的控制端子。开关60被连接成使其主导电通路 在节点X与低供电电压Vss之间。图25示出图22中的信号的时序。这与图20的锁存器相似，且仅将说明其差别。 当R有效时，通常在操作开始时，图24中的节点X在所有级中无效，且所有驱动电路输出无 效。图26示出纳入双向功能以控制输出脉冲方向的第三实施例。这与图16中的相似， 且仅将说明其差别。每一级的S输入连接至两个晶体管的一个端子；每个晶体管的另一端 子连接至前级或后级的输出。在这种情况下，每一级存在两个晶体管以便进行双向控制；第 N级以此方式连接至晶体管66和68。就部件数量而言，这是有优势的，因为一些扫描驱动 电路每级使用四个晶体管，如图8所示。将S输入连接至前级的晶体管的控制端子连接至 UD输入；连接至后级的晶体管的控制端子连接至UDB输入。图27示出图26中的信号的时序。这与图20中的相似，且仅将说明其差别。当UD 和UDB分别有效和无效时，每个锁存器对前级的输出取样，且移位寄存器输出脉冲从级1到 级M从上到下遍历显示器。当UD和UDB分别变为无效和有效时，第N+1级对GLn+2取样，且 输出脉冲从级M到级1从下到上遍历显示器。第四实施例在图28中示出。这与图16中的相似，且仅将说明其差别。每一级的 S输入连接至前级的Q输出。图29示出图28中的一个级62的组成。这与图21中的相似，且仅将说明其差别。 该级具有附加输出Q。该输出Q连接至锁存器的输出OUT。图28中的信号的时序在图20中示出。每个级对前级的锁存器输出Q取样，而不 是对级输出GL取样。
权利要求
一种移位寄存器，所述移位寄存器包括多个级，所述多个级中的至少一些级中的每一个包括数据锁存器和输出级，每个数据锁存器具有单个数据输入，所述单个数据输入被安排成在所述寄存器工作时从所述多个级中相邻的一个级接收数据信号，每个输出级包括第一开关和第二开关，所述第一开关被安排成当所述输出级有效时将时钟信号传递到级输出，所述第二开关被安排成当所述输出级无效时将无效电平供电电压传递到所述级输出。
2.如权利要求1所述的寄存器，其特征在于，所述至少一些级包括所有的所述级，所述 级的末端级除外。
3.如权利要求1或2所述的寄存器，其特征在于，所述第一和第二开关分别包括第一和第二晶体管。
4.如权利要求3所述的寄存器，其特征在于，所述第一开关中的每一个包括自举电容ο
5.如以上权利要求中的任一项所述的寄存器，其特征在于，每个奇数排序级的所述第 一开关连接在所述级输出与第一时钟输入之间，且每个偶数排序级的所述第一开关连接在 所述级输出与第二时钟输入之间。
6.如权利要求5所述的寄存器，其特征在于，所述奇数排序级的锁存器具有分别连接 至所述第二和第一时钟输入的取样和锁存控制输入，而所述偶数排序级的锁存器具有分别 连接至所述第一和第二时钟输入的取样和锁存控制输入。
7.如权利要求6所述的寄存器，其特征在于，每个锁存器包括第一反相器，其输入连 接至输入节点，且其输出连接至所述锁存器的补输出；第二反相器，其输入连接至所述第一 反相器的输出，且其输出连接至所述锁存器的输出；第三开关，所述第三开关连接在所述锁 存器的输入与所述输入节点之间，且受所述取样控制输入控制；以及第四开关，所述第四开 关连接在所述输入节点与所述第二反相器的输出之间，且受所述锁存控制输入控制。
8.如权利要求7所述的寄存器，其特征在于，所述第三和第四开关分别包括第三和第 四晶体管。
9.如权利要求7或8所述的寄存器，其特征在于，所述第一反相器包括第五晶体管，所 述第五晶体管的控制电极连接至所述输入节点，所述第五晶体管的公共电极连接至第一电 源线，且所述第五晶体管的反相输出电极经由以二极管形式连接的第六晶体管连接至第二 电源线。
10.如权利要求7至9中的任一项所述的寄存器，其特征在于，所述第二反相器包括第 七晶体管和第八晶体管，所述第七晶体管的控制电极连接至所述第一反相器的输出，且其 反相输出电极连接至所述第二反相器的输出，所述第八晶体管的控制电极连接至所述输入 节点，且其公共电极连接至所述第二反相器的输出。
11.如权利要求7到11中的任一项所述的寄存器，其特征在于，每个锁存器包括第五开 关，所述第五开关连接在所述输入节点与所述无效电平供电电压之间，且被安排成受寄存 器重置信号控制。
12.如权利要求11所述的寄存器，其特征在于，所述第五开关包括第九晶体管。
13.如以上权利要求中的任一项所述的寄存器，其特征在于，每个数据输入被安排成从 相邻级的输出级的输出接收数据信号。
14.如权利要求1到12中的任一项所述的寄存器，其特征在于，每个数据输入被安排成从相邻级的锁存器的输出接收数据信号。
15.如以上权利要求中的任一项所述的寄存器，其特征在于，每个数据输入经由第六和 第七开关连接至相邻级以接收数据信号，所述第六和第七开关被安排成受控以使所有级选 择性地从前级或从后级接收数据信号。
16.如权利要求15所述的寄存器，其特征在于，所述第六和第七开关分别包括第十和 第十一晶体管。
17.如权利要求3、4、8到10、12以及16中的任一项所述的寄存器，其特征在于，所有的 所述晶体管为同一导电类型。
18.如权利要求3、4、8到10、12、16以及17中的任一项所述的寄存器，其特征在于，所 有的所述晶体管为薄膜晶体管。
19.一种有源矩阵器件，包括扫描驱动电路和数据驱动电路，所述扫描驱动电路和所述 数据驱动电路中的至少一个包括如以上权利要求中的任一项所述的寄存器。
全文摘要
一种移位寄存器包括级联连接的级，每个级包括数据锁存器(44)和输出级。该锁存器(44)具有单个数据输入(S)，该数据输入在使用时从前级或后级接收数据信号。该输出级包括第一开关(56)，当输出级被锁存器激活时该第一开关将时钟信号(CK2)传递至该级输出(GL)。该输出级还包括第二开关(58)，当该输出级无效时，第二开关将较低供电电压(Vss)传递至该级输出(GL)。
文档编号G11C19/28GK101978428SQ20098011057
公开日2011年2月16日 申请日期2009年3月31日 优先权日2008年4月22日
发明者G·约翰, P·泽贝迪 申请人:夏普株式会社