专利名称：存储器的制作方法
技术领域：
本发明涉及存储器，特别涉及具有虚拟接地阵列的存储器。
背景技术：
请参阅图1，现有的虚拟接地阵列包括多条字线、多条位线、多个存储单元、多路选择器YMUX、输入输出电路A和灵敏放大器B。多条字线成行排列，图中示意出了三条字线 WL(m-l),WL(m)和WL(m+l)。多条位线成列排列且与字线垂直相交，图中示意出了 BLO至 BL(k+2)。多个存储单元呈矩阵排列，其中，一行存储单元的栅极连接至一条字线，一列存储单元的漏极和源极分别与位于该列存储单元两侧的位线连接。多路选择器YMUX里整合有放电电路、放电译码电路和若干列选通电路C。放电电路包括多个下拉晶体管，图中示意出了下拉晶体管MO和M(k+1)，其中，任意一个下拉晶体管的第一极接地，第二极与一条位线连接，栅极输入译码控制信号，比如，下拉晶体管MO的第一极接地，第二极连接位线BL0，栅极输入译码控制信号Y0。放电译码电路(图中未示)用于向放电电路的相应的下拉晶体管发出译码控制信号，该译码控制信号使得放电电路将相应的下拉晶体管导通而释放选中的位线的电荷。每一列选通电路C包括匪OS晶体管NTl、匪OS晶体管NT2和匪OS晶体管 NT3，匪OS晶体管NTl与相应的位线连接，匪OS晶体管NT2的两极分别与匪OS晶体管NTl 和NT2连接，NMOS晶体管NT3与输入输出电路A连接。输入输出电路A和灵敏放大器B连接。以存储单元Bl为例说明上述虚拟接地阵列的读操作首先，存储器的行译码器选中字线WL(m)，接着，放电译码电路经过译码向放电电路的下拉晶体管MO发出译码控制信号YO而导通下拉晶体管M0，这样，位线BLO的电压被下拉至0V，存储器的列选通电路(NM0S 晶体管NT1、NM0S晶体管NT2和NMOS晶体管NT3同时导通)选中位线BLl，存储器的灵敏放大器B通过与位线BLl连接的列选通电路C和输入输出电路A将位线BLl的电压拉至1. 2V， 最后，灵敏放大器B通过输入输出电路A和与位线BLl连接的列选通电路C从位线BLl读出存储单元Bl的数据。以存储单元Bl为例说明上述虚拟接地阵列的写操作行译码器选中字线ffL(m)， 写预充电信号PG_PREEN控制NMOS晶体管NT4、NT5和NT6导通而将所有位线的电压预充至预充电电压Vinh，接着，灵敏放大器B通过输入输出电路A以及与位线BLO连接的选通电路C(NM0S晶体管NTl、NMOS晶体管NT2和NMOS晶体管NT3均导通)将位线BLO的电压从预充电电压拉至第一编程电压(3V 7V)，比如，为5V，然后，与位线BLl连接的恒定电流源(位于灵敏放大器B中)将位线BLl的电压从预充电电压拉至第二编程电压Vdp(0.1 0. 5) V，灵敏放大器B通过输入输出电路A和与位线BLl连接的列选通电路C从位线BLl向存储单元Bl写入数据。上述具有虚拟接地阵列的存储器虽然能够完成读、写的操作，但是，因为所述存储器包括放电电路和放电译码电路，且放电电路包括若干下拉晶体管，这样，存储器所占面积大。
与具有虚拟接地阵列的存储器相关的专利申请还可以参见公开号为CN1^8764A 号和CN17833^A的中国专利。
发明内容
本发明解决的技术问题是现有虚拟接地阵列所占面积大的问题。为了解决上述问题，本发明提供一种存储器，该存储器包括具有多条位线的虚拟接地阵列、灵敏放大器、若干列选通电路、输入输出电路、第一开关和第二开关，一列选通电路与一条位线和输入输出电路连接，灵敏放大器与输入输出电路连接，所述虚拟接地阵列包括多列存储单元，各列存储单元分别连接两条位线，所述存储器中的目标存储单元的读操作包括读预充电阶段、读数据阶段和放电阶段，所述存储器还包括第一开关和第二开关， 所述第一开关和第二开关分别与虚拟接地阵列的所有位线连接，其中，在读预充电阶段，所述第一开关用于输出读预充电电压至所有位线；在读数据阶段，所述灵敏放大器通过列选通电路和输入输出电路将与目标存储单元连接的一条位线的电压下拉至低于预充电电压的第一电压，所述灵敏放大器通过列选通电路和输入输出电路从与目标存储单元连接的另外一条位线读出数据；在放电阶段，所述第二开关用于释放所有位线的电压；或者，所述虚拟接地阵列包括多个存储块，各个存储块分别包括多列存储单元，各列存储单元分别连接两条位线，所述存储器中的目标存储单元的读操作包括读预充电阶段、读数据阶段和放电阶段，所述存储器还包括第一开关、第二开关和多个与所述存储块对应的控制开关，所述第一开关、第二开关通过各控制开关与对应的存储块的所有位线连接， 其中，在读预充电阶段，所述第一开关用于通过与所述目标存储单元所在的存储块对应的控制开关将读预充电电压输出至该存储块的所有位线；在读数据阶段，所述灵敏放大器通过列选通电路和输入输出电路将与目标存储单元连接的一条位线的电压下拉至低于预充电电压的第一电压，所述灵敏放大器通过列选通电路和输入输出电路从与目标存储单元连接的另外一条位线读出数据；在放电阶段，所述第二开关用于通过与所述目标存储单元所在的存储块对应的控制开关将所有位线的电压释放。可选地，所述第一开关包括NMOS晶体管，该NMOS晶体管的第一极输入所述读预充电电压，该NMOS晶体管的第二极与所有位线连接，该NMOS晶体管的栅极输入所述读预充电信号，所述读预充电信号在读预充电阶段有效，在读数据阶段和放电阶段无效；或者，所述第一开关包括NMOS晶体管，该NMOS晶体管的第一极输入所述读预充电电压，该NMOS晶体管的第二极与所述控制开关连接，该NMOS晶体管的栅极输入所述读预充电信号，所述读预充电信号在读预充电阶段有效，在读数据阶段和放电阶段无效。可选地，所述第一开关还包括缓冲器，该缓冲器的输出端与所述NMOS晶体管的第一极连接，输入端输入由存储器的带隙基准源产生的参考电压，所述参考电压为所述读预充电电压。可选地，所述缓冲器为运算放大器，该运算放大器的输出端为所述缓冲器的输出端，该运算放大器的输出端与该运算放大器的反相输入端连接，该运算放大器的同相输入端输入所述参考电压。可选地，所述第二开关为NMOS晶体管，该NMOS晶体管的第一极输入接地信号，该 NMOS晶体管的第二极与所有位线连接，该NMOS晶体管的栅极输入所述放电信号，所述放电信号在放电阶段有效，在读预充电阶段和读数据阶段无效；或者，所述第二开关为NMOS晶体管，该NMOS晶体管的第一极输入接地信号，该NMOS晶体管的第二极与所述控制开关连接，该NMOS晶体管的栅极输入所述放电信号，所述放电信号在放电阶段有效，在读预充电阶段和读数据阶段无效。可选地，所述存储器的写操作包括写预充电阶段和写数据阶段，所述存储器还包括第三开关，该第三开关与虚拟接地阵列所有位线连接，其中，在写预充电阶段，所述第三开关用于输出写预充电电压至所有位线；在写数据阶段，所述灵敏放大器通过列选通电路和输入输出电路将与所述目标存储单元连接的一条位线的电压上拉至大于所述写预充电电压的第一编程电压，所述灵敏放大器通过列选通电路和输入输出电路将与所述目标存储单元连接的另一条位线的电压下拉至小于所述写预充电电压的第二编程电压，并通过该另一条位线向目标存储单元写入数据；或者，所述第三开关通过各控制开关与对应的存储块的所有位线连接，其中，在写预充电阶段，所述第三开关用于通过与所述目标存储单元所在的存储块对应的控制开关将写预充电电压输出至该存储块的所有位线；在写数据阶段，所述灵敏放大器通过列选通电路和输入输出电路将与所述目标存储单元连接的一条位线的电压上拉至大于所述写预充电电压的第一编程电压，所述灵敏放大器通过列选通电路和输入输出电路将与所述目标存储单元连接的另一条位线的电压下拉至小于所述写预充电电压的第二编程电压，并通过该另一条位线向目标存储单元写入数据。可选地，所述第三开关为NMOS晶体管，该NMOS晶体管的第一极输入写预充电电压，第二极与所有位线连接，控制极输入所述写预充电信号，所述写预充电信号在写预充电阶段有效，在写数据阶段无效；或者，所述第三开关为NMOS晶体管，该NMOS晶体管的第一极输入写预充电电压，第二极与所述控制开关连接，控制极输入所述写预充电信号，所述写预充电信号在写预充电阶段有效，在写数据阶段无效。可选地，每一控制开关包括至少一 NMOS晶体管，所述NMOS晶体管的第一极与所述第一开关和第二开关的输出端连接，第二极与虚拟接地阵列的一存储块的所有位线连接， 栅极输入控制信号，所述控制信号在对所述目标存储单元所在的存储块进行读写操作时有效。与现有技术相比，本发明的有益效果是1、本发明通过第一开关和第二开关分别对所有位线进行充电和放电，并结合灵敏放大器、列选通电路和输入输出电路而对存储器执行读操作，从而，不用为所有的位线设置放电译码电路和包括多个下拉晶体管的放电电路，所以，存储器所占面积小，而且，由于通过第二开关对所有的位线进行了放电操作，所以，不会影响读操作和写操作的速度，比如减慢。2、本发明还通过第三开关对所有位线进行预充电，并结合灵敏放大器、列选通电路和输入输出电路而对存储器执行写操作，因此，也减小了存储器所占的面积。3、本发明还包括控制开关，通过控制开关对第一开关、第二开关和第三开关的输出进行控制，可以仅仅将第一开关、第二开关和第三开关的输出至存储阵列中的存储块 (slice)，从而，分别对存储阵列中的存储块进行控制，控制方便。
图1是现有的存储器的虚拟接地阵列的结构示意图；图2是本发明存储器的虚拟接地阵列的充放电电路的结构图；图3是本发明存储器的虚拟接地阵列与充放电电路结合的结构示意图；图4是本发明存储器读操作的时序图；图5是本发明存储器写操作的时序图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。本发明的发明人在制造具有虚拟接地阵列的存储器的过程中，发现现有的存储器所占面积大，这样增加制造成本。为了降低成本，有必要减小存储器所占的面积，通过对虚拟接地阵列读、写操作过程以及现有虚拟接地结构的分析，本发明的发明人发现对于由字线、位线排成的存储阵列不易改动而减小存储器的面积，所以，通过减小虚拟接地阵列的外围电路所占面积是减小存储器所占面积的途径。基于上述思路，发明人进一步分析后发现，现有的虚拟接地阵列在读操作时，通过放电译码电路选中待读操作的位线，然后通过与该位线连接的放电电路的下拉晶体管将该位线上的电荷释放后进行读操作，而如果不对所述位线进行放电操作，所述位线上存有电荷，贝1J，读取数据的速度会受到影响，比如，变慢，上述方式中，在放电操作时还需要一译码过程，而且，需要为该放电操作设置相应的放电译码电路和放电电路，如背景技术所述，所述放电电路包括若干NMOS晶体管，若干NMOS晶体管和放电译码电路所占的面积大而使得所述虚拟接地存储阵列所占面积大。因此，本发明的发明人将对上述放电译码电路和充放电电路进行改进，从而，达到减小存储器所占面积，并且，不会影响存储器读操作和写操作的速度，比如，使得存储器读操作和写操作的速度减慢。本发明的存储器包括具有多条位线的虚拟接地阵列、灵敏放大器、若干列选通电路和输入输出电路，一列选通电路与一条位线和输入输出电路连接，灵敏放大器与输入输出电路连接。请参阅图2，本发明的存储器还包括第一开关1、第二开关2。所述虚拟接地阵列包括多列存储单元，各列存储单元分别连接两条位线，比如，第一列存储单元连接位线 BLO和位线BL1。图2中示意出了第一开关1和第二开关2。灵敏放大器、输入输出电路和列选通电路之间的相互连接与现有技术相同，所以，图中未示。第一开关1包括缓冲器和NMOS晶体管Tl，缓冲器的输出端与所述NMOS晶体管的第一极连接，比如，所述缓冲器为运算放大器，该运算放大器的输出端为所述缓冲器的输出端，该运算放大器的输出端与该运算放大器的反相输入端连接，该运算放大器的同相输入端连接参考电压VREF。该参考电压VREF由存储阵列中带隙基准源(bandgap)产生，该参考电压VREF的大小根据读操作时所需的读预充电电压进行设置，比如，可以设定为0. 8V、1. 2V。所述缓冲器用于提高所述第一开关1的驱动能力，因此，在第一开关1的匪OS晶体管 Tl的驱动能力足够的情况下，所述缓冲器可以省去，可以理解的是，所述缓冲器并不一定采用运算放大器，也可采用其他类型缓冲器，只要能够提高驱动能力即可。在该实施例中，通过比较参考电压VREF和输出电压，而获得读预充电电压。NMOS晶体管Tl的第一极输入所述读预充电电压，该NMOS晶体管Tl的第二极与所有位线连接，该NMOS晶体管的栅极输入所述读预充电信号PREEN。所述第二开关2为NMOS晶体管T2，该NMOS晶体管T2的第一极输入接地信号，该 NMOS晶体管的第二极与所有位线连接，该NMOS晶体管的栅极输入所述放电信号DISEN。请参阅图3，本发明存储器的另一实施例包括第一开关1、第二开关2、第三开关3 和控制开关4。第一开关1和第二开关2的结构如图2中所述，在此不再赘述。第三开关3在本实施例中为NMOS晶体管T3，该NMOS晶体管T3的第一极输入写预充电电压Vinh，第二极与所有位线连接(或者第二极与控制开关4连接)，控制极输入所述写预充电信号PG_PREEN。另外，如图3所示，所述虚拟接地阵列包括多个存储块(图3示出了一个存储块)， 各个存储块分别包括多个存储单元，以阵列方式排列，各列存储单元分别连接两条位线，比如，第一列的存储单元连接位线BLO和BL1，每一个控制开关4与一存储块(slice)对应，亦即，一控制开关4控制一存储块(slice)，具体的，一控制开关4的第二端与虚拟接地阵列的一存储块的所有位线连接，第一端连接所述第一开关1、第二开关2和第三开关3的输出端，控制端接控制信号PREBL。如图3所示，在该实施例中，所述控制开关4包括若干NMOS 晶体管，分别与一条或多条位线连接，每一 NMOS晶体管的栅极连接至控制信号PREBL，一个 NMOS晶体管的第一极与一条位线连接，第二极与所述第一开关1、第二开关2和第三开关3 的输出端连接。在该实施例中，所述控制信号PREBL由受读、写操作控制的定时器产生，该控制信号PREBL可以使得在对某块存储块进行读写操作过程中，与该存储块连接的控制开关打开，也就是说，该控制信号在对一存储块进行读写操作的过程中均有效。可以理解的是，在没有第三开关3的情况下，所述控制开关4的第一端仅仅与第一开关1和第二开关2 连接，仅仅用于控制第一开关1和第二开关2向输入位线的电压。可以理解的是，在没有控制开关4的情况下，所述第一开关1、第二开关2和第三开关3直接与所有位线连接。当然，所述控制开关4也可以仅仅包括一个晶体管，此时，该晶体管的第二端与虚拟接地阵列的一存储块的所有位线连接，第一端连接所述第一开关1、第二开关2和第三开关3的输出端，控制端接控制信号PREBL。采用这样的设置后，可以分别对虚拟接地阵列中的存储块进行控制，比如，仅对虚拟接地存储阵列中的第一存储块进行读、写操作时，使得控制开关4在对第一存储块进行读、写操作的过程中均有效，与其他存储块连接的控制开关4在对第一存储块进行读、写操作的过程中无效，从而，实现对第一存储块的控制。可以理解的是，可以采用同样的道理对其他的存储块进行控制。请参阅图4并结合图3，图4是对本实施例的存储器的虚拟接地阵列进行读操作的信号关系图。下面以图3中的虚拟接地阵列的一存储单元Cl (目标存储单元)为例说明本实施例的存储器的读操作过程。该存储单元Cl的读操作过程包括读预充电阶段(precharge)、读数据阶段(sense)和放电阶段(discharge)。该实施例以对存储器的虚拟接地阵列的一存储块为例进行说明，因此，在读操作过程中，该存储块的控制开关4的控制信号PREBL均有效，而使得第四开关4在读操作过程中均为导通状态。在读操作过程中，存储器的行译码电路选中字线WL(m)后，存储器进入读预充电阶段，此过程中，存储器产生的读预充电信号PREEN有效，放电信号DISEN无效，该读预充电信号PREEN使得第一开关1打开(NM0S晶体管Tl导通)，从而，第一开关1通过与所述存储单元Cl所在的存储块对应的控制开关4将由存储器的带隙基准源产生的参考电压 VREF(此时，该参考电压VREF是预充电电压)输出至该存储块的所有位线，此时，电路工作在如图4所示的precharge段，NMOS晶体管Tl对所有的位线的电压预充电至参考电压VREF 的电压值，比如，1.2V;然后，存储器进入读数据阶段，在该阶段中，读预充电信号PREEN和放电信号DISEN无效，存储器的列译码电路进行译码，从而选中虚拟接地阵列的存储单元 Cl，选中存储单元Cl之后，灵敏放大器B通过输入输出电路A以及列选通电路C将与存储单元Cl连接的位线BLO的电压值从值等于参考电压VREF的预充电电压下拉至OV (如何通过灵敏放大器将位线的电压拉至OV属于现有技术，在此不再赘述)，然后，灵敏放大器B通过输入输出电路A和与位线BLl连接的列选通电路C从位线BLl读出该存储单元Cl里的数据，电路工作在如图4所示的sense段。在其他实施例中，也可以将位线BLl的电压下拉至0，而从位线BLO读出数据。读出存储单元Cl的数据后，存储器进入放电阶段，在该阶段，存储器产生的放电信号DISEN有效，读预充电信号PREEN无效，该放电信号DISEN使得第二开关2闭合(NM0S 晶体管T2导通)，此时，电路工作在如图4所示的discharge段，由于第四开关4在充放电过程中始终闭合，从而，所有位线的电压通过NMOS晶体管T2被释放掉。请结合参阅图3和图5，在写操作的情况下，所述存储器的写操作包括写预充电阶段(pr印rogram)和写数据阶段(program)，在写预充电阶段，读预充电信号PREEN和放电信号DISEN均失效，第一开关1和第二开关2断开，写预充电信号PG_PREEN有效，首先，存储器的行译码电路先选中字线WL (m)，将WL (m)拉高至1. 6V，接着，写预充电信号PG_PREEN有效而使得第三开关3闭合(NM0S晶体管T3导通)，此时，电路工作在如图5所示的pr印rogram 段，NMOS晶体管T3将写预充电电压Vinh输出至所有位线。由于写预充电电压Vinh较小， 因此，在写数据阶段，写预充电信号PG_PREEN无效，灵敏放大器还通过列选通电路和输入输出电路将与存储单元Cl连接的位线BLO从写预充电电压Vinh上拉至第一编程电压vsp， 具体的，灵敏放大器B通过输入输出电路A和与位线BLO连接的列选通电路C将电压传至选中的位线BLO而将位线BLO的电压从写预充电电压Vinh上拉至第一编程电压vsp，比如 vsp为5V，然后，灵敏放大器中的恒定电流源通过输入输出电路和与位线BLl连接的列选通电路将与存储单元Cl连接的位线BLl的电压从预充电电压Vinh下拉至第二编程电压Vdp， 比如，第二编程电压Vdp为0. IV 0. 5V，最后，存储器通过位线BLl向选中的存储单元Cl 写入数据。在其他实施例，也可以是将位线BLl上拉至第一编程电压vsp，将位线BLO下拉至第二编程电压Vdp，并从位线BLO写入数据。当然，在上述过程中，如果未设置控制开关4，所述第一开关1、第二开关2和第三开关3的输出信号直接输入至所有位线。综上所述，通过第一开关1和第二开关2的设置后，不用为所有的位线设置放电译码器以及由多个下拉晶体管组成的放电电路，仅仅用三个NMOS晶体管配合灵敏放大器即可实现存储器的读、写操作，减少了 NMOS晶体管的个数，虚拟接地存储阵列所占的面积小， 而且，通过设置第二开关2将位线预充电的电压放掉，保证了读的时候，所选择的存储单元不带有电荷，读取的速度不会受到影响，比如，读写数据的速度变慢。而且，本发明通过控制开关4对第一开关1、第二开关2和第三开关3的输出进行控制，可以仅仅将第一开关、第二开关和第三开关的输出至存储阵列中的存储块(slice)， 从而，分别对存储阵列中的存储块进行控制，控制方便。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种存储器，包括具有多条位线的虚拟接地阵列、灵敏放大器、若干列选通电路和输入输出电路，一列选通电路与一条位线和输入输出电路连接，灵敏放大器与输入输出电路连接，其特征在于，所述虚拟接地阵列包括多列存储单元，各列存储单元分别连接两条位线，所述存储器中的目标存储单元的读操作包括读预充电阶段、读数据阶段和放电阶段，所述存储器还包括第一开关和第二开关，所述第一开关和第二开关分别与虚拟接地阵列的所有位线连接，其中，在读预充电阶段，所述第一开关用于输出读预充电电压至所有位线；在读数据阶段，所述灵敏放大器通过列选通电路和输入输出电路将与目标存储单元连接的一条位线的电压下拉至低于预充电电压的第一电压，所述灵敏放大器通过列选通电路和输入输出电路从与目标存储单元连接的另外一条位线读出数据；在放电阶段，所述第二开关用于释放所有位线的电压；或者，所述虚拟接地阵列包括多个存储块，各个存储块分别包括多列存储单元，各列存储单元分别连接两条位线，所述存储器中的目标存储单元的读操作包括读预充电阶段、 读数据阶段和放电阶段，所述存储器还包括第一开关、第二开关和多个与所述存储块对应的控制开关，所述第一开关、第二开关通过各控制开关与对应的存储块的所有位线连接，其中，在读预充电阶段，所述第一开关用于通过与所述目标存储单元所在的存储块对应的控制开关将读预充电电压输出至该存储块的所有位线；在读数据阶段，所述灵敏放大器通过列选通电路和输入输出电路将与目标存储单元连接的一条位线的电压下拉至低于预充电电压的第一电压，所述灵敏放大器通过列选通电路和输入输出电路从与目标存储单元连接的另外一条位线读出数据；在放电阶段，所述第二开关用于通过与所述目标存储单元所在的存储块对应的控制开关将所有位线的电压释放。
2.如权利要求1所述的存储器，其特征在于，所述第一开关包括NMOS晶体管，该NMOS 晶体管的第一极输入所述读预充电电压，该NMOS晶体管的第二极与所有位线连接，该NMOS 晶体管的栅极输入所述读预充电信号，所述读预充电信号在读预充电阶段有效，在读数据阶段和放电阶段无效；或者，所述第一开关包括NMOS晶体管，该NMOS晶体管的第一极输入所述读预充电电压，该NMOS晶体管的第二极与所述控制开关连接，该NMOS晶体管的栅极输入所述读预充电信号，所述读预充电信号在读预充电阶段有效，在读数据阶段和放电阶段无效。
3.如权利要求2所述的存储器，其特征在于，所述第一开关还包括缓冲器，该缓冲器的输出端与所述NMOS晶体管的第一极连接，输入端输入由存储器的带隙基准源产生的参考电压，所述参考电压为所述读预充电电压。
4.如权利要求3所述的存储器，其特征在于，所述缓冲器为运算放大器，该运算放大器的输出端为所述缓冲器的输出端，该运算放大器的输出端与该运算放大器的反相输入端连接，该运算放大器的同相输入端输入所述参考电压。
5.如权利要求1所述的存储器，其特征在于，所述第二开关为NMOS晶体管，该NMOS晶体管的第一极输入接地信号，该NMOS晶体管的第二极与所有位线连接，该NMOS晶体管的栅极输入所述放电信号，所述放电信号在放电阶段有效，在读预充电阶段和读数据阶段无效；或者，所述第二开关为NMOS晶体管，该NMOS晶体管的第一极输入接地信号，该NMOS晶体管的第二极与所述控制开关连接，该NMOS晶体管的栅极输入所述放电信号，所述放电信号在放电阶段有效，在读预充电阶段和读数据阶段无效。
6.如权利要求1所述的存储器，其特征在于，所述存储器的写操作包括写预充电阶段和写数据阶段，所述存储器还包括第三开关，该第三开关与虚拟接地阵列所有位线连接，其中，在写预充电阶段，所述第三开关用于输出写预充电电压至所有位线；在写数据阶段，所述灵敏放大器通过列选通电路和输入输出电路将与所述目标存储单元连接的一条位线的电压上拉至大于所述写预充电电压的第一编程电压，所述灵敏放大器通过列选通电路和输入输出电路将与所述目标存储单元连接的另一条位线的电压下拉至小于所述写预充电电压的第二编程电压，并通过该另一条位线向目标存储单元写入数据；或者，所述第三开关通过各控制开关与对应的存储块的所有位线连接，其中，在写预充电阶段，所述第三开关用于通过与所述目标存储单元所在的存储块对应的控制开关将写预充电电压输出至该存储块的所有位线；在写数据阶段，所述灵敏放大器通过列选通电路和输入输出电路将与所述目标存储单元连接的一条位线的电压上拉至大于所述写预充电电压的第一编程电压，所述灵敏放大器通过列选通电路和输入输出电路将与所述目标存储单元连接的另一条位线的电压下拉至小于所述写预充电电压的第二编程电压，并通过该另一条位线向目标存储单元写入数据。
7.如权利要求6所述的存储器，其特征在于，所述第三开关为NMOS晶体管，该NMOS晶体管的第一极输入写预充电电压，第二极与所有位线连接，控制极输入所述写预充电信号， 所述写预充电信号在写预充电阶段有效，在写数据阶段无效；或者，所述第三开关为NMOS 晶体管，该NMOS晶体管的第一极输入写预充电电压，第二极与所述控制开关连接，控制极输入所述写预充电信号，所述写预充电信号在写预充电阶段有效，在写数据阶段无效。
8.如权利要求1所述的存储器，其特征在于，每一控制开关包括至少一NMOS晶体管，所述NMOS晶体管的第一极与所述第一开关和第二开关的输出端连接，第二极与虚拟接地阵列的一存储块的所有位线连接，栅极输入控制信号，所述控制信号在对所述目标存储单元所在的存储块进行读写操作时有效。
全文摘要
一种存储器包括具有多条位线的虚拟接地阵列、灵敏放大器、若干列选通电路、输入输出电路、第一开关和第二开关，所述存储器的目标存储单元的读操作包括读预充电阶段、读数据阶段和放电阶段，第一开关和第二开关分别与所有位线连接，其中，在读预充电阶段，所述第一开关用于输出读预充电电压至所有位线；在读数据阶段，所述灵敏放大器通过列选通电路和输入输出电路将与目标存储单元连接的一条位线的电压下拉至低于预充电电压的第一电压，所述灵敏放大器通过列选通电路和输入输出电路从与目标存储单元连接的另外一条位线读出数据；在放电阶段，所述第二开关用于释放所有位线的电压。本发明存储器所占面积小，而且，不会影响读操作和写操作的速度。
文档编号G11C16/06GK102280128SQ20101020386
公开日2011年12月14日 申请日期2010年6月9日 优先权日2010年6月9日
发明者杨光军 申请人:上海宏力半导体制造有限公司