专利名称：静态随机存取存储器的译码和逻辑控制电路的制作方法
技术领域：
技术领域是存储器的设计。尤其，技术领域是具有高速高可靠性静态随机存取存储器的译码和控制逻辑电路的设计。
背景技术：
半导体随机存取存储器单独制成芯片应用于电子设备。半导体随机存取存储器也可以是芯片的一部分，应用于CPU和系统集成芯片，用来存储数据。随机存取存储器包括存储单元，存储单元阵列，地址译码逻辑，存储数据写和读的功能逻辑。为了使随机存取存储器实现写入数据和读取数据的功能，需要功能时序控制逻辑，来控制具体的数据写入和读取的操作。根据不同的应用，随机存取存储器又分为不同的容量密度和不同的功耗和速度。 本发明是高速静态随机存取存储器的译码和逻辑控制电路。
发明内容
高速静态随机存取存储器包括读和写的地址输入，时钟信号，读和写的使能控制信号，读取数据输出信号和写入数据输入信号；高速静态随机存取存储器还包括由行和列组成的存储单元阵列，一级译码单元，二级译码单元，读取数据输出和写入数据输入单元， 内部控制信号产生单元和数据读取放大器使能信号产生单元。其中控制信号和地址及数据信号都是由一个时钟信号产生的，由地址线直接产生位线小信号差分放大器使能信号。控制信号与地址及数据信号自动对准。在工艺，温度，电压等参数变化时，数据信号和控制信号的延迟变化保持一致，控制信号与数据信号之间不需要留过多的余额。
图1所示的是一个典型的静态随机存取存储器存储单元。图IA所示的是本发明的高速随机存取存储器的原理图。图2所示的是本发明的高速随机存取存储器的一个实施的例子。具体的实施形式图IA所示的是一个典型的高速随机存取存储器的原理图。存储阵列1103包括64 行和1 列存储单元用来存储数据。典型的静态随机存取存储器存储单元如图1所示。图 IA所示的随机存取存储器包括一级地址解码单元IlOl和二级地址解码单元1102，数据读取放大电路和数据写入电路1105，数据读取灵敏放大器(Sense Amplifier的缩写SA)的控制信号产生电路1104。高速随机存取存储器的数据读取工作原理时钟信号，读取数据的地址和读控制使能信号为输入信号；在时钟将读取数据的地址和读控制使能信号锁存后，模块IlOl对地址进行一级译码，64行地址线需要6位输入，一级译码为3组2 4译码或2组3 8译码。二级译码模块1102为3输入的与门(对应3组2:4的一级译码)或为2输入的与门(对应2组3:8的一级译码)。完成二级译码后产生64个地址线，每一个地址线对应一种6位地址输入组合。用另一种说法是对应每一种6位输入组合，只有一个地址线的电位由低变高， 打开对应该行的存储单元。如图1所示地址线WLlOl的电位由低变高，存储单元的开关管 M105和M106打开，差分位线BLlOl和BLlOlB连接到存储数据和互补数据的结点NllOl和 N1102o由于有1 列存储单元，所以有1 对差分位线用来读取每行对应存储单元中的数据，并且每一个位线连接64个(64行)存储单元。通常在读取数据前，所有位线都被充电到高电位，当某一个地址线由低电位变到高电位时，该行的存储单元的开关管打开，其存储的数据节点和互补数据节点连接到对应的位线和互补位线。数据的节点和互补数据节点分别为低(高)电位和高(低)电位，连接低电位节点的位线或互补位线将被放电，位线的电位缓慢从高电位下降。存储阵列的行数越多，每一位线连接的存储单元越多，位线上的负载电容就越大，通过一个打开的存储单元的开关管放电使位线电位下降的速度就越慢。模块 1105包括小讯号差分灵敏放大器如图2的1209所示，每一小讯号差分灵敏放大器的差分输入端口分别连接一组位线和互补位线，对位线和互补位线的电位差值进行放大，将小讯号放大成相对应的高电位和低电位的数字信号，完成数据读取。高速随机存取存储器的数据写入工作原理与数据读取类似，时钟信号同时锁存地址信号，写控制信号和将要写入的数据信号。地址信号经过一级，二级译码后，有一个地址线的电位由低变高，打开对应该行的存储单元。如图1所示地址线WLlOl的电位由低变高，存储单元的开关管M105和M106打开，差分位线BLlOl和BLlOlB连接到存储数据和互补数据的结点NllOl和附102。在译码的同时，1105中的写数据电路将数据和互补数据分别写入差分位线BLlOl (BLlOlB)和BLlOlB (BLlOl)，使其分别处于数字高电位和低电位，通过打开的存储单元的开关管M105和M106将位线和互补位线的电位写入存储单元中存储数据和互补数据的结点NllOl和附102，完成数据写入。在数据读取过程中，什么时候打开差分灵敏放大器，使其开始工作对差分位线上的电位差小讯号进行放大呢？如果打开的过早，位线(互补位线)没有足够的放电时间，差分位线上的电位差小于差分灵敏放大器的分辨率，放大的结果可能是错误的。如果打开的过晚，位线(互补位线)有足够的放电时间，差分位线上的电位差值远大于差分灵敏放大器的分辨率，保证放大的结果是正确的，但是浪费了时间，使随机存取存储器的数据读取时间过长，速度变慢。所以产生差分灵敏放大器的使能信号，使其在差分位线的电位差值大于灵敏放大器的分辨率阈值，又不要超过阈值太多时开启灵敏放大器使其开始对差分位线的电位差值的放大工作，才能保证快速正确读取数据。实际的数据读取过程，情况还要复杂。当地址和读控制信号被时钟信号锁存，经过一级和二级译码，使一个地址线的电位由低变高，打开对应该行的存储单元对位线(互补位线)进行放电，使差分位线和互补位线的电位差达到并大于灵敏放大器的分辨率阈值， 然后开启灵敏放大器的使能信号。从地址和读控制信号被时钟信号锁存到差分位线和互补位线的电位差达到并大于灵敏放大器的分辨率阈值的时间延迟随制造工艺，温度和高低电位的电压差值的不同而变化。因而理想的灵敏放大器的使能信号随制造工艺，温度和高低电位的电压差值的不同而引起的延迟变化应当是与上述从地址和读控制信号被时钟信号锁存到差分位线和互补位线的电位差达到并大于灵敏放大器的分辨率阈值的时间延迟随制造工艺，温度和高低电位的电压差值的不同而引起的变化相一致。
4
图2是本发明图IA的一个具体实现的例子。时钟信号clock通过时序控制逻辑模块1206产生内部控制信号clkl和clk2。输入地址AO到A5由信号clkl通过锁存器1201 到1205锁存，然后由信号clk2开始译码逻辑功能。N3和N4实现一级译码，Nl和N2实现二级译码。地址线wl开启对应该行地址线的存储单元对差分位线bl或bib进行放电。灵敏放大器SA的使能信号SAEN由wl通过1207，N5和N6产生。本发明的灵敏放大器(Sense Amplifier缩写SA)的使能信号的产生单元如图IA 中的1104和图2中的1207是由地址线信号驱动的。所以从时钟信号clock到地址位线信号如图2中的wl的延迟与从时钟信号clock到灵敏放大器(sense amplifier缩写SA)的使能信号的产生单元1207的驱动信号wl的延迟是相同的(因为共用译码电路)。并且在随制造工艺，温度和高低电位的电压差值的不同而引起的延迟变化也是相同的。图2中的 1207模块的设计是使该模块从wl到dbl的延迟随制造工艺，温度和高低电位的电压差值的不同而引起的变化与从《1到位线bl和bib形成大于灵敏放大器的分辨率阈值的时间延迟随制造工艺，温度和高低电位的电压差值的不同而引起的变化相一致。并且从wl到SAEN的时间延迟大于从wl到sal和salb的电压差值大于灵敏放大器的分辨率阈值的时间延迟。 从而保证灵敏放大器读取的数据正确。图IA中的1104的设计与图2中的1207模块的设计相同。尽管本参考例示的实施说明了高速高可靠性静态随机存取存储器的译码和控制逻辑电路的设计，本发明同样适用于其它存储器的设计，如可寻址存储器，三重可寻址存储器和动态存储器(DRAM)的设计。而且对于熟悉本领域的技术人员而言，显然可进行多种变形，本发明公开旨在覆盖其所有的变形。
权利要求
1.一种存储器，包括读和写的地址信号，时钟信号，读取数据输出信号和写入数据输入信号； 由行和列组成的存储单元阵列，地址解码单元，读取数据输出和写入数据输入单元，内部控制信号产生单元； 地址线，差分位线；和灵敏放大器，灵敏放大器的使能信号和由地址线驱动的灵敏放大器的使能信号产生单元。
2.根据权利要求1所述的存储器，其中地址解码单元的使能信号是时钟信号或由时钟信号通过内部控制信号产生单元产生，地址解码单元包括一级解码单元和二级解码单元， 地址解码单元产生地址线。
3.根据权利要求1所述的存储器，其中由行和列组成的存储单元阵列的每一行由地址线连接，每一列由差分位线连接，并且每一对差分位线连接灵敏放大器。
4.根据权利要求1所述的存储器，其地址线驱动的灵敏放大器的使能信号产生单元产生灵敏放大器的使能信号。
5.根据权利要求1所述的存储器，其中灵敏放大器的使能信号产生单元所产生的时间延迟随制造工艺，温度和高低电位的电压差值的变化而引起的变化与从地址线到差分位线和互补位线形成大于灵敏放大器的分辨率阈值的电位差值的时间延迟随制造工艺，温度和高低电位的电压差值的变化而引起的变化相同或一致。
6.根据权利要求1所述的存储器，其中从地址线信号通过灵敏放大器的使能信号产生单元到灵敏放大器的使能信号的时间延迟大于从地址线信号通过存储单元对差分位线放电使灵敏放大器的输入电压差值大于灵敏放大器的分辨率阈值的时间延迟。
全文摘要
本发明的高速静态随机存取存储器的内部控制信号和地址线及读取的位线数据小讯号是由一个时钟信号产生的。由地址线通过与位线匹配的逻辑产生位线小讯号差分放大器使能信号。在工艺，温度，电压等参数变化时，读取的位线数据小讯号的差分放大器使能信号的延迟变化与地址线及位线数据小讯号的延迟变化保持一致。
文档编号G11C11/413GK102290096SQ20101020268
公开日2011年12月21日 申请日期2010年6月18日 优先权日2010年6月18日
发明者黄效华 申请人:黄效华