具有改善的读取稳定性的存储器的制作方法

专利名称：具有改善的读取稳定性的存储器的制作方法
技术领域：
本发明的领域涉及数据存储领域，并且具体地讲，涉及在半导体存储器中存储和 访问数据。
背景技术：
希望减小存储器的尺寸和功率消耗。然而，随着形成存储器的设备和其功率消耗 减小，其对于讹误的稳健性趋于下降。设计诸如SRAM之类的尺寸小且功耗低的稳健半导体 存储器越来越具挑战。随着尺寸比例下降，由于随机掺杂剂波动、线边缘粗糙度等导致的设备特性的变 化急剧增加。因此，在可以横跨所有操作电压范围读取(无读取扰乱)和写入单元的前提 下设计具有这些较小尺寸的稳健SRAM显得十分困难。已提出了针对形成SRAM存储器的位单元的几种不同设计，以提高其稳健性。图1 中示出了传统的SRAM存储器单元。该传统SRAM存储器单元具有六个晶体管，两个旁通闸 阀(pass gate)晶体管NA和NB以及形成用于存储数据值的反馈回路的四个晶体管。位线 和互补位线向单元和从单元馈送数据，并且字线用于向该单元提供对位线的访问。为了能 向该位单元写入，输入电压必须足够高，以如果要求时切换单元的状态，而当读取时，该状 态需要保持无讹误。已提出了对于读取和或写入操作来说更稳健的各种不同位单元。这些位单元趋向 于具有额外的晶体管，并且从而，已知7晶体管位单元和8晶体管位单元更稳健，但其占用 更大的面积。五晶体管位单元在Nalam等人于2009年的定制集成电路大会上发表的 "Asymmetric Sizing in a 45nm 5T SRAM to Improve Read Stability over6T，，中有所描 述，并且在图2中示出。该5T位单元具有不对称尺寸，以提高读取静态噪声容限。然而，因 为仅从一侧输入数据，所以与6T单元的情况相比，更难以在向单元写入时切换状态。通过 使向反馈回路供电的VDDC崩溃和升高字线上的电压来在写入期间加强访问晶体管，解决 了这个问题。写入噪声容限仍然次于六晶体管单元，并且在字线和VDDC两者上电压中都需 要较大电压摆动。因此，虽然该五晶体管单元可以潜在地节省面积，但不规则的结构和对写 入辅助方法的需要削弱了这些面积效益。需要增加存储器对读取容限和写入容限的稳健性，而不会不恰当地增加其面积。

发明内容
本发明的第一方面提供静态随机访问存储器(SRAM)，其包含至少一个数据线， 用于向该存储器和从该存储器转移数据，和至少一个复位线；多个存储单元，每个存储单元 被布置用于连接到所述至少一个数据线和所述至少一个复位线，每个存储单元包含不对 称反馈回路，所述反馈回路包含用于在所述反馈回路存储数据值时保持所述数据值的第一 访问节点和用于在所述反馈回路存储所述数据值时保持所述数据值的互补版本的第二访问节点；访问设备，用于有选择地提供所述至少一个数据线与所述第一访问节点之间的连 接；复位设备，用于有选择地提供所述至少一个复位线与所述第二访问节点之间的连接； 所述存储器还包含数据访问控制电路，用于响应数据访问请求而产生控制信号以独立控 制所述访问设备和所述复位设备提供所述连接；其中所述数据控制电路被配置以响应 向所述存储单元写入预定值的写入请求和响应从所述存储单元读取存储值的读取请求，产 生数据访问控制信号，以触发所述访问设备提供所述第一访问节点与所述至少一个数据线 之间的所述连接；以及响应向所述存储单元写入所述互补预定值的写入请求，产生复位控 制信号，以触发所述复位设备提供所述至少一个复位线与所述第二访问节点之间的所述连 接。本发明认识到，不对称反馈回路可以提供对读取讹误的增加的稳健性，但其也可 能更难以写入。通过提供数据线和复位线，而不是提供传统的数据线和互补数据线，使该问 题得到了解决。然后，提供独立控制信号，这些独立控制信号可以独立地控制对反馈回路的 一侧或另一侧的访问。因此，通过将反馈回路的一侧连接到数据线来执行读取，并且还以此 方式来执行对可以存储的值中的一个值的写入。然而，由于经设计已具有读取稳定性的反 馈回路的不对称性，使得难以向回路的该侧写入另一互补值。通过将反馈回路的另一侧连 接到复位线并且向回路的该侧写入该值来解决这个问题。回路的不对称性允许写入该值， 并且最后结果是存储了该互补值。因此，虽然在对独立控制信号的需要中存在额外的开销， 但提供了读取稳健单元，而不需要任何其他的额外元件。在一些实施例中，所述不对称反馈回路被配置，以使得其相对于响应在所述第一 访问节点上收到所述互补预定值和在所述第二访问节点上无信号而言，更容易响应在所述 第一访问节点上收到所述预定值和在所述第二访问节点上无信号来切换状态。为了使反馈回路在读取期间保留其数据，将其设置为不对称的，以使得从一侧来 对其进行读取，该侧访问第一访问节点，并且当将信号输入具有互补预定值的该侧时，该不 对称反馈回路抵抗切换。在一些实施例中，所述不对称反馈回路被配置，以使得在所述第一访问节点上收 到所述预定值和在所述第二访问节点上无信号足以切换所述存储单元的状态，并且在所述 第一访问节点上收到所述互补预定值和在所述第二访问节点上无信号将不会触发状态切换。对于响应第一访问节点上的互补预定值而切换的抵抗可以使得从不通过在第一 访问节点上收到该信号而触发状态切换。通过提供经由复位设备来访问的第二访问节点解 决了不能向第一访问节点写入互补预定值的问题，并且这使得通过经由该节点输入预定值 能够在存储单元中存储该互补预定值。在一些实施例中，所述存储器被配置以在两步骤程序中向所述多个存储单元中选 定的一个存储单元写入数据值，以使得响应向所述选定存储单元写入所述预定值的请求， 所述存储器被配置以在第一步骤期间，向所述复位线提供所述互补预定值，并且通过控制 所述选定存储单元的所述复位设备进行传导来将所述复位线连接到所述选定存储单元的 所述第二访问节点；以及在第二步骤期间，向所述数据线提供所述预定值，并且通过控制所 述选定存储单元的所述访问设备进行传导来将所述数据线连接到所述选定存储单元的所 述第一访问节点，并且从而使所述选定存储单元存储所述预定值；以及响应写入所述互补预定值的请求，所述存储器被配置以在所述第一步骤期间，向所述复位线提供所述预定 值，并且通过控制所述复位设备进行传导来将所述复位线连接到所述第二访问节点，从而 使所述存储单元存储所述预定值；以及在所述第二步骤期间，向所述数据线提供所述预定 值，并且通过控制所述访问设备来将所述数据线连接到所述第一访问节点。反馈回路的不对称性和单独的控制信号允许独立控制访问设备和复位设备，这意 味着向存储单元进行写入在一些实施例中可能为两步骤程序。在第一步骤或复位步骤中， 开启该复位设备，并且在要存储互补预定值的情况下，在复位设备处于开启时将复位线保 持在预定值上，并且该存储单元将在该第一步骤期间向存储单元存储互补预定值。然而，仍 然执行第二步骤，从而开启该访问设备并且将该数据线保持在互补预定值上。为了写入预 定值，执行复位步骤，从而开启复位设备并且将该复位线保持在互补预定值上，然后开启访 问设备，并且因为数据线保持了该预定值，所以存储单元收到该值并且将其存储。虽然在一些实施例中同时执行第一步骤和第二步骤，但在其他实施例中所述第一 步骤是在所述第二步骤之前执行。在一些实施例中，预定值包含逻辑零。虽然可以用不同的不对称性来定义反馈回路，以使得其优先接收不同的逻辑值， 但在一些实施例中，该反馈回路将能够响应在数据线上收到逻辑0而非逻辑1来切换状态。 通常，对于响应逻辑1而切换的抵抗将有助于减少读取干扰，并且因此这是布置该电路的 便利方式。在一些实施例中，所述多个存储单元包含六个晶体管，所述晶体管中的四个晶体 管被配置以形成所述反馈回路，所述晶体管中的一个晶体管形成所述访问设备并且所述晶 体管中的一个晶体管形成所述复位设备，所述访问设备向所述数据线提供的电阻连接比所 述复位设备向所述复位线提供的电阻连接更高。虽然可以用若干方式制作存储单元，但形成该存储单元的面积有效方式是以六个 晶体管来形成该存储单元，其中四个晶体管形成反馈回路，并且另外的两个晶体管分别形 成访问设备和复位设备。已经发现，如果访问设备向数据线提供的电阻连接比复位设备向 复位线提供的电阻连接更高，那么是有利的。这是因为该访问设备用于读取以及写入，并且 因此该访问设备具有较高电阻是有利的，因为这抑制了读取干扰。该复位设备仅用于写入 这些值中的一个值，因此低电阻将提高写入速度。在一些实施例中，所述反馈回路包含连接于所述高电压电平与所述第一访问节点 之间的第一 pmos晶体管和连接于所述第一访问节点与所述低电压电平之间的第一 nmos晶 体管、连接于所述高电压电平与所述第二访问节点之间的第二 pmos晶体管和连接于所述 第二访问节点与所述低电压电平之间的第二 nmos晶体管，所述第一 nmos晶体管比所述第 二 nmos晶体管更宽。提供所需不对称性的存储单元的一个尤其方便的布置在于使包含第一访问节点 的反馈回路的一侧为η强而使包含第二访问节点的一侧为ρ强。例如，这可通过nmos晶体 管的恰当尺寸来实现。在一些实施例中，所述存储器包含至少一个参考存储单元，其用于存储在访问中 产生放电电流的值，所述参考存储单元被配置以产生比在对存储相同值的所述多个存储单 元中相应的一个存储单元进行读取访问期间所产生的电流更低的放电电流；和电压差探测器，其用于探测通过由访问所述参考存储单元所产生的读取电流和由访问正在读取的存储 单元所产生的读取电流这两个电流所产生的电压的差，所述电压差探测器根据所述差来确 定存储在所述存储单元中的数据值。本发明的实施例的一个潜在问题在于读取是通过访问反馈回路的一侧来执行，因 此数据值的读取是通过感测在数据线上将存储单元连接到数据线所产生的改变来执行。然 后，在传统的6T单元的情况下，读取是通过将反馈回路的任何一侧连接到数据线和互补数 据线来执行，并且测量了电压差。因此，在当前情况下，需要探测的电压的改变是将在传统 单元情况下探测的电压改变的一半。这使得探测电压改变存在挑战。为了解决这个问题，在一些实施例中，将参考存储单元包括在阵列之内，该参考存 储单元比其他的存储单元更弱，从而使得当该参考存储单元存储在访问中触发电流放电的 值时，该放电电流比在这些存储单元中的一个存储单元存储该值时所产生的放电电流更 小。该存储器还包括电压差探测器，因此，并非从访问中的存储单元探测由放电电流触发的 电压改变和确定其存储的值，而是确定由在始终存储某个值的参考单元与该存储单元之间 的放电电流的差触发的电压并且根据该电压来确定存储的值。在一些实施例中，所述存储器包含多个参考单元和多个电压差探测器，其中所述 多个存储单元被布置成具有多个列和相应的多个数据线和复位线的阵列，所述阵列被布置 以具有两个部分，并且每个列包含两个参考单元，一个参考单元在第一部分中并且一个参 考单元在第二部分中，其中将所述数据线中的每一个数据线分割成第一部分和第二部分， 所述多个电压差探测器被布置于所述多个数据线的所述第一部分与所述第二部分之间以 探测在所述数据线的所述两个部分上的电压差，所述存储器被配置以通过将由访问选定存 储单元所产生的电压改变与由访问在相同列且不同部分中的所述参考单元所产生的电压 改变进行比较来读取存储在选定存储单元中的数据值。用于探测在由参考单元访问产生的电压与由存储单元访问产生的电压之间的差 的一种布置电压探测器的方式是将该阵列划分为两个部分(在两个部分的每个部分中都 具有参考单元)和将在访问一个部分中的存储单元时数据线上的电压改变与在另一部分 上由参考单元在数据线上产生的电压改变进行比较。应注意，在该方案中，除了读取电流增 加之外，由于将数据线分割为两个部分，从而导致数据线电容减小。在一些实施例中，经由所述第二访问节点来访问所述参考单元，所述电压差探测 器探测由所述参考单元对所述第二访问节点的所述访问在所述复位线上产生的电压与由 响应读取请求来进行的所述存储单元的所述访问在所述数据线上产生的电压的差。在一些实施例中，并非探测在分割的数据线上在由参考单元产生的电压与由访问 存储单元产生的电压之间的电压差，而是可以经由第二访问节点访问该参考单元并且测量 在复位线上产生的电压改变与数据线上产生的电压改变之间的电压差。这简化了阵列的设 计，并且通过使位于阵列中央的电压探测器比较来自任何部分的值，去除了在对这些电压 探测器的输入中发生的一些不对称性。如果该阵列仍然分割为两个部分，那么顶部部分和 底部部分都需要电压探测器。如果该阵列未分割，那么数据线的电容可能成为问题。在一些实施例中，所述参考单元包含访问设备，该访问设备在将所述反馈回路连 接到所述数据线时具有比所述存储单元的所述访问设备更高的电阻。可以通过向参考单元提供访问设备来设计出较弱的参考单元，该访问设备在将反馈回路连接到数据线时具有比存储单元的访问设备更高的电阻。这将确保在存储相同值 时，由该参考单元的放电产生的任何电流小于由该存储单元的放电产生的电流。确保参考单元较弱的替代性方式是通过与存储单元相比而言较低的差分电压向 参考单元供电。这可以通过降低供应到参考单元的电源电压或者通过升高地面电压电平 或低电压电平来实现。可替换地，可以减小切换参考单元的访问设备的信号，以使得其小于切换存储单 元的访问设备的信号。这还将减小来自参考单元的放电电流。在此类实施例中，所述存储 器被配置以使得发送到所述参考单元以切换所述参考单元访问设备的控制信号具有比发 送到正在读取的所述存储单元以切换所述存储单元访问设备的控制信号更低的电压。在一些实施例中，所述多个存储单元被布置成阵列，所述阵列具有多个列、相应的 多个数据线与复位线以及多个行，用于控制所述访问设备切换的所述数据访问控制信号被 发送到所述行中的一个选定行，并且用于控制所述复位设备切换的所述复位控制信号被发 送到所述行中的所述选定行。用于控制访问设备和复位设备的切换的控制信号是独立的控制信号，并且沿单独 的线向下发送这些控制信号。在一些实施例中，沿行来发送这些控制信号，这使得更易于在 硅中建造该阵列。在其他实施例中，所述多个存储单元被布置成阵列，所述阵列具有多个列、相应的 多个数据线以及具有相应的多个复位线的多个行，用于控制所述访问设备切换的数据访问 控制信号被发送到所述行中的一个选定行，并且用于控制所述复位设备切换的复位控制信 号被发送到所述列中的一个选定列。在一些情况下可能有利的是，布置阵列以使得用于控制访问设备切换的控制信号 是以传统的读字方式沿行发送，而用于控制复位设备切换的复位控制信号是沿列发送。这 样的优点在于，当在复位设备和访问设备都被开启的情况下写入时，仅一个存储单元而不 是整行的单元响应该写入访问而使两个访问设备都被开启。这降低了由向不同单元写入而 扰乱单元的风险。在一些实施例中，所述存储器被配置以一步骤程序来向所述多个存储单元中的一 个选定存储单元写入数据值，以使得响应向所述选定存储单元写入所述预定值的请求，所 述存储器被配置以向所述复位线提供所述互补预定值，并且通过控制所述选定存储单元 的所述复位设备来将所述复位线连接到所述选定存储单元的所述第二访问节点，并且向所 述数据线提供所述预定值，并且通过控制所述选定存储单元的所述访问设备进行传导来将 所述数据线连接到所述选定存储单元的所述第一访问节点，从而使所述选定存储单元存 储所述预定值；以及响应写入所述互补预定值的请求，所述存储器被配置以向所述复位 线提供所述预定值并且通过控制所述复位设备进行传导来将所述复位线连接到所述第二 访问节点，从而使所述存储单元存储所述预定值。通过沿行布置用于访问设备的控制信号和沿列布置用于复位设备的控制信号来 选择个别存储单元，意味着可以执行一阶段程序，在该程序中复位线和数据线同时连接到 存储单元。本发明的第二方面提供一种在静态随机访问存储器中存储和访问数据的方法，所 述存储器包含多个包含不对称反馈回路的存储单元，所述反馈回路包含用于在所述反馈回
10路存储数据值时保持所述数据值的第一访问节点和用于在所述反馈回路存储所述数据值 时保持所述数据值的互补版本的第二访问节点，用于提供所述第一访问节点与数据线之间 的数据连接的访问设备和用于提供所述第二访问节点与复位线之间的数据连接的复位设 备，所述方法包含以下步骤响应向所述存储单元写入预定值的写入请求或从所述存储单 元读取存储值的读取请求响应从所述存储单元读取存储值的读取请求，产生数据访问控 制信号以控制所述访问设备来提供所述第一访问节点与所述数据线之间的所述数据连接； 以及响应向所述存储单元写入所述互补预定值的写入请求产生复位控制信号以控制所述 复位设备来提供所述复位线与所述第二访问节点之间的所述连接。本发明的第三方面提供一种静态随机访问存储存储器，其包含至少一个数据转 移装置，用于向所述存储器和从所述存储器转移数据，和至少一个复位信号转移装置；多个 存储装置，每个所述存储装置被布置用于连接到所述至少一个数据转移装置和所述至少一 个复位信号转移装置，每个存储装置包含不对称反馈回路，所述反馈回路包含用于在所述 反馈回路存储数据值时保持所述数据值的第一访问节点装置和用于在所述反馈回路存储 所述数据值时保持所述数据值的互补版本的第二访问节点装置；访问装置，用于有选择地 提供所述数据转移装置与所述第一访问节点装置之间的连接；复位装置，用于有选择地提 供所述复位信号转移装置与所述第二访问节点装置之间的连接；所述存储器还包含数据 访问控制装置，用于响应数据访问请求来产生控制信号以独立控制所述访问装置和所述复 位装置提供所述连接；其中所述数据控制装置被配置以响应向所述存储装置写入预定 值的写入请求和响应从所述存储装置读取存储值的读取请求，产生数据访问控制信号以触 发所述访问装置提供所述第一访问节点装置与所述数据转移装置之间的所述连接；以及响 应向所述存储装置写入所述互补预定值的写入请求，产生复位控制信号以触发所述复位装 置提供所述复位信号转移装置与所述第二访问节点装置之间的所述连接。本发明的以上和其它目标、特征和优点将由结合附图阅读的说明性实施例的以下 详细描述而更加明白。


图1示出根据现有技术的传统6T SRAM位单元；图2示出根据现有技术的5T位单元；图3示出根据本发明的实施例的SRAM存储器；图4示出根据本发明的实施例的存储单元；图5示出用于向本发明实施例的存储单元写入1和写入0的定时图，即用于(a) 写入“1”操作和(b)写入“0”操作的定时图；图6示出根据本发明的实施例的具有增加的读取灵敏度的SRAM存储器；图7示出图6的存储器的一部分中的用于5晶体管单元的分割位线感测方案和定 时图；图8示出图6和图7的电路的用于读取的定时图，即用于(a)读取“1”操作和(b) 读取“0”操作的定时图； 图9示出SRAM的替代性实施例； 图10示出图9的SRAM存储器的存储单元；
图11以布局形式示出建议的位单元的替代性实施例与图9和图10的设计可能引 起的16%增加面积，其中该单元的宽度和高度增加了 δ H和δ W，这在两个单元都遵循逻辑 DRC规则时导致16%的面积开销；图12示出用于感测读取访问的替代性感测机构；图13示出图12的感测机构的替代方案；以及图14示出图示根据本发明的实施例的方法中的步骤的流程图。
具体实施例方式图3示出根据本发明的实施例的SRAM存储器5。存储器5包含存储单元12的阵 列10，每个存储单元12都存储数据值。这些存储单元12包含存储反馈回路14、数据访问开关16以及复位开关18。数 据访问开关16从位线BL提供对反馈回路的访问，而复位开关18从复位线BLR提供对反馈 回路的访问。这两个开关是由沿字线WL和复位线W^R发送的控制信号来控制。这些信号 是响应从处理器接收的数据访问请求而由控制电路30产生。如果该请求是读取请求，那么 通过探测数据线BL上的改变来输出数据。图4更加详细地示出存储单元12。在此实施例中，存储单元是6晶体管6Τ单元， 其中数据访问开关16是由字线WL上的信号控制的晶体管，而复位开关18是由沿复位线 W^R接收的信号控制的晶体管。反馈回路14是不对称4晶体管反馈回路。已设计了该反馈 回路的不对称性，以使得当从该反馈回路读取时，该回路是耐数据讹误的。以此方式形成不 对称的反馈回路的缺点在于难以向其写入1，因为已设计了该反馈回路的不对称性，从而 使得经由访问设备16从位线接收到“一”并不容易触发状态切换。在此实施例中，已通过提供复位线BLR和复位晶体管18解决了这个问题。如果收 到在存储单元中存储1的请求，那么并非向位线传输该1和经由访问晶体管16发送该1，而 是将复位线设置为0并且经由复位设备18将该0发送到反馈回路14。在反馈回路的该侧 上收到0足以触发回路在需要情况下切换状态，然后1得到存储。因此，已对该单元进行了设计，以使得其经由访问晶体管16来读取，但如果经由 该访问晶体管收到1，那么抵抗切换状态。已提供了复位晶体管18来允许当希望在反馈回 路14中存储1时可从另一侧写入0。在此实施例中，通过与传统对称反馈回路相比增加m晶体管的宽度而将逆变器 Pl-Nl制作成N强来实现不对称尺寸。通过减少晶体管N2的宽度，将逆变器P2-N2制作成 P强。增加访问晶体管16和复位晶体管18的尺寸以提高写入噪声容限。应注意，N2晶体 管宽度的减小补偿了 W晶体管和访问晶体管16的宽度增加，并且有助于保持与传统的6T 单元类似的面积。图5示出用于向图4所图示的存储单元写入1和写入0的定时图。在此实施例中， 以两阶段方式来执行写入。首先，复位阶段，复位线Wi 经脉冲到高位，从而开启复位晶体 管18。当要写入1时，复位线BLR同时脉冲到低位并且反馈回路存储1。当要写入0时，复 位线保持高位并且反馈回路不受影响。在第二阶段中，字线WL变高，并且为了需要写入0 的单元，使位线BL变低。因此，写入0的操作发生。在写入1期间，字线变高，并且存储单 元保留其存储的1。
本发明的实施例的一个缺点在于，该存储单元是从一侧读取，因此需要探测位线 上的电压或电流的改变，而不是探测位线与互补位线之间的电压或电流改变。因此，探测的 改变是通常将探测的改变的一半。图6示出根据本发明的实施例的SRAM存储器5，其中解 决了减少的读取水平电压改变的这个问题。在此实施例中，该阵列分割为两个部分，并且感 测机构在此情况下为布置于该两个部分之间的差分读出放大器(senseamplifier)30。该位 线被分割为两个部分，并且两个部分中的每一个部分都包含参考存储单元。该参考存储单 元被设计成比其他的存储单元弱。响应读取信号，访问指示的存储单元，并且还访问该阵列 相对一半中的参考单元，该参考单元始终存储0，因此当位线连接到该参考单元时，该参考 单元将始终使该位线放电。然后，比较该位线的放电值与连接到存储单元的位线的放电值 的差，并且该读出放大器确定存储的值。应注意，复位线可能是单个复位线，然而其电容十 分大，因此如果以此方式来组织阵列，那么通常将其划分为两个部分，这两个部分具有其自 身的驱动电路。图7更详细地示出图6中所示的电路的一部分，并且示出了当存储单元存储0时 对其访问和当存储单元存储1时对其访问而在位线上产生的电压电平与参考单元相比的 差。图7中，正在读取的单元处于阵列的上半部，并且访问行的字线与在读出放大器30的相 对侧上的参考行的字线一起激活。如果正在读取的单元存储0，那么其对相应位线的放电比 参考单元更快，如图中用0标记的曲线所示出。另一方面，如果正在读取的单元存储高值， 那么该位线不进行放电，如图中用1标记的曲线所指示。另一侧上的参考单元进行放电，如 前所述。因此，导出由读出放大器30快速解析的恰当差分，并且根据该差分电压，读出放大 器确定在访问存储单元中存储了 0还是1。因为设计了较弱的参考单元来产生低读取电流， 因此较缓慢地降低电压。这可以通过以下方式来完成将较低的字线电压用于该单元，或者 对该单元进行设计以使得存储回路的访问晶体管具有比普通存储单元情况下更高的电阻。应注意，除了增加读取电流之外，该设计还减小了该位线电容，因为位线连接到较 少数量的单元。这有助于补偿以下事实需要将位线放电与测量位线与互补位线之间的差 时的状况相比是其两倍之多来产生相同的可探测电压差。应注意，虽然将位单元示出为5T位单元，但其与图4中所示的位单元相同，图4中 所示的位单元在一些实例中被描述为5T位单元，因为复位晶体管仅起到辅助写入的作用。图8示出对于读取操作的定时图。访问单元的字线WLa。。和耦接到WLMf的参考单 元的字线变高。WLref仅上升到低于Vdd的Vddref以减小流到参考单元的读取电流。应注意， 为了感测功，应该向所有参考行写入0。然后，如预先描述那样导出电压差分，并且一旦导出 克服读出放大器偏移和选通延迟变化SA/ENBL的充足差分，则启动差分读出放大器并将其 解析到该单元中存储的值。图9示出本发明的替代性实施例，其中并非如先前公开那样沿这些行共享复位控制 线WLR和沿这些列共享复位线BLR，而是分别沿这些列和这些行来共享复位控制线WLR和复 位线BLR。因此，如在图9中可见，每个单元在一侧上具有位线BL，并且在另一侧上具有用于 复位控制信号的控制线WLR，并且该字线沿单元行延伸，而该复位线BLR也沿单元行延伸。图10示出存储单元之内如何连接，因此该字线控制访问设备16，同时现在沿列延 伸的复位控制线控制复位开关18。访问设备16控制沿列延伸的位线对这个反馈回路的访 问，而复位控制信号W^R控制复位设备18以提供对现在沿行延伸的复位线BLR的连接。
与传统布置相比，以此方式布置该阵列增加了单元面积，因为该复位控制线WjR 可以不再由该行上的相邻单元共享，并且该复位线BLR不能由该列上的相邻单元共享。然 而，这样的一个优点在于，由单元行的字线和由列的复位线进行的选择意味着仅单个单元 可以在单个访问中使晶体管16和晶体管18两者开启。这样通过确保仅激活正在写入的确 切行和列中的单元，来消除这些阵列的半选问题。这允许存储阵列可成功发挥功能的最小 电压潜在地降低。此外，这允许以单周期而不是其他实施例中的双周期来将1写入该单元。 因此，为了写入1，将该复位线设置为0并且将位线设置为1，并且将该字线和复位控制信号 线W^R同时启动。图11示出如何通过以此方式布置位线复位线和控制线来将单元的宽度和高度 增加S H和δ W。这导致约16%的面积开销。图12示出参考单元的替代性布置，以用于提高读取电流并且使读出放大器更容 易探测电压差。在此实施例中，并不将该阵列划分为不同的部分并且不在该阵列的任何部 分中探测位线上的差，而是经由复位线访问参考单元，并且该读出放大器探测位线与复位 线之间的电压电平的改变。这简化了阵列的设计，并且消除了输入和输出缓冲器和阵列中 央的逻辑所引入的读出放大器的输入中的不对称性。然而，缺点在于，如果阵列被划分成两 部分，那么需要两个读出放大器，并且如果阵列不被划分成两个部分，那么位线的电容十分 大，从而增加感测延迟。为了解决该延迟，系统将需要被重新设计以提供额外的读取电流。图12示出一个实施例，其中在阵列中存在一个参考单元和一个读出放大器电路， 而图13示出分割为两个部分的存储器，该存储器具有两个参考单元和两个读出放大器。如先前所述，可通过低速驱动字线电压来使参考单元变弱，或者可将其设计为单 独的弱单元。对该参考单元重新设计减小由于较低电压引起的变化的影响。另外，可以通 过增加旁通间阀或访问设备的长度来使单元变弱，从而进一步减轻变化的影响。缺点是增 加由此带来的设计复杂性，因为需要设计横跨不同设计点足够弱的新单元。图14示出图示根据本发明的实施例的访问存储单元的方法的流程图。收到数据 访问请求，并且确定其是否为写入请求。如果该数据访问请求是写入请求，那么确定是否写 入预定值。如果该数据访问请求不是写入请求，那么其是读取请求。响应读取请求或写入 预定值的写入请求，产生数据访问控制信号以开启访问设备来在存储单元的第一节点与数 据线之间提供访问。然后，可以在读取的情况下将存储值输出到该数据线，或可以在写入的 情况下将由数据线保持的预定值存储在单元中。在该写入是要写入互补预定值，然后产生复位控制信号并且开启复位设备来在复 位线与存储单元之间提供连接的情况下，该复位线保持该预定值，以便响应正在形成的连 接而存储互补预定值。尽管已在本文中参考附图详细地描述了本发明的说明性实施例，但所属领域技术 人员应理解，本发明不限于这些精确实施例，且在不脱离由所附权利要求书限定的本发明 的范围和精神的情况下，可在其中实现各种变化及修改。例如，在不脱离本发明的范围的情 况下，可进行以下从属权利要求的特征与独立权利要求的特征的各种组合。
权利要求
1.一种静态随机访问存储器，包含至少一个数据线，用于向所述存储器和从所述存储器转移数据，和至少一个复位线； 多个存储单元，每个存储单元被布置用于连接到所述至少一个数据线和所述至少一个 复位线，每个存储单元包含不对称反馈回路，所述反馈回路包含用于在所述反馈回路存储数据值时保持所述数据 值的第一访问节点和用于在所述反馈回路存储所述数据值时保持所述数据值的互补版本 的第二访问节点；访问设备，用于有选择地提供所述至少一个数据线与所述第一访问节点之间的连接； 复位设备，用于有选择地提供所述至少一个复位线与所述第二访问节点之间的连接； 所述存储器还包含数据访问控制电路，用于响应数据访问请求而产生控制信号以独立控制所述访问设备 和所述复位设备提供所述连接；其中 所述数据控制电路被配置以响应向所述存储单元写入预定值的写入请求和响应从所述存储单元读取存储值的读 取请求，产生数据访问控制信号以触发所述访问设备提供所述第一访问节点与所述至少一 个数据线之间的所述连接；以及响应向所述存储单元写入所述互补预定值的写入请求，产生复位控制信号以触发所述 复位设备提供所述至少一个复位线与所述第二访问节点之间的所述连接。
2.根据权利要求1所述的存储器，其中所述不对称反馈回路被配置，以使得其相对于 响应在所述第一访问节点上收到所述互补预定值和在所述第二访问节点上无信号而言，更 容易响应在所述第一访问节点上收到所述预定值和在所述第二访问节点上无信号来切换 状态。
3.根据权利要求2所述的存储器，其中所述不对称反馈回路被配置，以使得在所述第 一访问节点上收到所述预定值和在所述第二访问节点上无信号足以切换所述存储单元的 状态，并且在所述第一访问节点上收到所述互补预定值和在所述第二访问节点上无信号将 不会触发状态切换。
4.根据权利要求1所述的存储器，所述存储器被配置以两步骤程序来向所述多个存储 单元中的一个选定存储单元写入数据值，以使得响应向所述选定存储单元写入所述预定值的请求，所述存储器被配置以 在第一步骤期间，向所述复位线提供所述互补预定值，并且通过控制所述选定存储单 元的所述复位设备进行传导来将所述复位线连接到所述选定存储单元的所述第二访问节 点；以及在第二步骤期间，向所述数据线提供所述预定值，并且通过控制所述选定存储单元的 所述访问设备进行传导来将所述数据线连接到所述选定存储单元的所述第一访问节点，并 且从而使所述选定存储单元存储所述预定值；以及响应写入所述互补预定值的请求，所述存储器被配置以在所述第一步骤期间，向所述复位线提供所述预定值，并且通过控制所述复位设备进 行传导来将所述复位线连接到所述第二访问节点，从而使所述存储单元存储所述预定值; 以及在所述第二步骤期间，向所述数据线提供所述预定值，并且通过控制所述访问设备来 将所述数据线连接到所述第一访问节点。
5.根据权利要求4所述的存储器，其中所述第一步骤是在所述第二步骤之前执行。
6.根据权利要求1所述的存储器，其中所述预定值包含逻辑零。
7.根据权利要求1所述的存储器，其中所述多个存储单元包含六个晶体管，所述晶体 管中的四个晶体管被配置以形成所述反馈回路，所述晶体管中的一个晶体管形成所述访问 设备并且所述晶体管中的一个晶体管形成所述复位设备，所述访问设备向所述数据线提供 的电阻连接比所述复位设备向所述复位线提供的电阻连接更高。
8.根据权利要求3所述的存储器，其中所述反馈回路包含连接于所述高电压电平与所 述第一访问节点之间的第一 pmos晶体管和连接于所述第一访问节点与所述低电压电平之 间的第一 nmos晶体管、连接于所述高电压电平与所述第二访问节点之间的第二 pmos晶体 管和连接于所述第二访问节点与所述低电压电平之间的第二 nmos晶体管，所述第一 nmos 晶体管比所述第二 nmos晶体管更宽。
9.根据权利要求1所述的存储器，所述存储器包含至少一个参考存储单元，用于存储在访问中产生放电电流的值，所述参考存储单元被 配置以产生比在对存储相同值的所述多个存储单元中相应的一个存储单元进行读取访问 期间所产生的电流更低的放电电流；以及电压差探测器，用于探测通过由访问所述参考存储单元来产生的读取电流和由访问正 在读取的存储单元来产生的读取电流这两个电流所产生的电压的差，所述电压差探测器根 据所述差来确定存储在所述存储单元中的数据值。
10.根据权利要求9所述的存储器，所述存储器包含多个参考单元和多个电压差探测 器，其中所述多个存储单元被布置成阵列，所述阵列具有多个列和相应的多个数据线和复位 线，所述阵列被布置以具有两个部分，并且每个列包含两个参考单元，一个参考单元在第一 部分中并且一个参考单元在第二部分中，其中将所述数据线中的每一个数据线分割成第一 部分和第二部分，所述多个电压差探测器被布置于所述多个数据线的所述第一部分与所述 第二部分之间以探测在所述数据线的所述两个部分上的电压差，所述存储器被配置以通过 将由访问选定存储单元所产生的电压改变与由访问在相同列且不同部分中的所述参考单 元所产生的电压改变进行比较来读取存储在选定存储单元中的数据值。
11.根据权利要求9所述的存储器，其中所述参考单元是经由所述第二访问节点来访 问，所述电压差探测器探测由所述参考单元对所述第二访问节点的所述访问在所述复位线 上产生的电压与由响应读取请求来进行的所述存储单元的所述访问在所述数据线上产生 的电压的差。
12.根据权利要求9所述的存储器，其中所述参考单元包含访问设备，该访问设备在将 所述反馈回路连接到所述数据线时具有比所述存储单元的所述访问设备更高的电阻。
13.根据权利要求9所述的存储器，所述存储器被配置以使得发送到所述参考单元以 切换所述参考单元访问设备的控制信号具有比发送到正在读取的所述存储单元以切换所 述存储单元访问设备的控制信号更低的电压。
14.根据权利要求9所述的存储器，所述存储器被配置以使得所述参考单元与所述存储单元相比而言由较低的差分电压来供电。
15.根据权利要求1所述的存储器，其中所述多个存储单元被布置成阵列，所述阵列具 有多个列和相应的多个数据线与复位线以及多个行，用于控制所述访问设备切换的所述数 据访问控制信号被发送到所述行中的一个选定行，并且用于控制所述复位设备切换的所述 复位控制信号被发送到所述行中的所述选定行。
16.根据权利要求1所述的存储器，其中所述多个存储单元被布置成阵列，所述阵列具 有多个列和相应的多个数据线以及具有相应的多个复位线的多个行，用于控制所述访问设 备切换的数据访问控制信号被发送到所述行中的一个选定行，并且用于控制所述复位设备 切换的复位控制信号被发送到所述列中的一个选定列。
17.根据权利要求16所述的存储器，其中所述存储器被配置以一步骤程序来向所述多 个存储单元中的一个选定存储单元写入数据值，以使得响应向所述选定存储单元写入所述预定值的请求，所述存储器被配置以向所述复位线提供所述互补预定值，并且通过控制所述选定存储单元的所述复位设 备来将所述复位线连接到所述选定存储单元的所述第二访问节点，并且向所述数据线提供 所述预定值，并且通过控制所述选定存储单元的所述访问设备进行传导来将所述数据线连 接到所述选定存储单元的所述第一访问节点，并且从而使所述选定存储单元存储所述预定 值；以及响应写入所述互补预定值的请求，所述存储器被配置以向所述复位线提供所述预定值并且通过控制所述复位设备进行传导来将所述复位线 连接到所述第二访问节点，并且从而使所述存储单元存储所述预定值。
18.一种在静态随机访问存储器中存储和访问数据的方法，所述存储器包含多个存储 单元，所述存储单元包含不对称反馈回路，所述反馈回路包含用于在所述反馈回路存储数 据值时保持所述数据值的第一访问节点和用于在所述反馈回路存储所述数据值时保持所 述数据值的互补版本的第二访问节点，所述存储单元还包含用于提供所述第一访问节点与 数据线之间的数据连接的访问设备和用于提供所述第二访问节点与复位线之间的数据连 接的复位设备，所述方法包含以下步骤响应向所述存储单元写入预定值的写入请求或从所述存储单元读取存储值的读取请求响应从所述存储单元读取存储值的读取请求，产生数据访问控制信号以控制所述访问 设备来提供所述第一访问节点与所述数据线之间的所述数据连接；以及响应向所述存储单元写入所述互补预定值的写入请求产生复位控制信号以控制所述复位设备来提供所述复位线与所述第二访问节点之间 的所述连接。
19.根据权利要求18所述的方法，所述方法还包含以下步骤响应向所述选定存储单元写入所述预定值的请求向所述复位线提供所述互补预定值；经由所述复位设备将所述复位线连接到所述选定存储单元的所述第二访问节点；以及在经由所述访问设备将所述数据线连接到所述第一访问节点之前向所述数据线提供 所述预定值；以及响应写入所述互补预定值的请求在将所述复位线连接到所述第二访问节点之前向所述复位线提供所述预定值；以及 向所述数据线提供所述预定值；经由所述访问设备将所述数据线连接到所述第一访问节点。
20. 一种静态随机访问存储存储器，包含至少一个数据转移装置，用于向所述存储器和从所述存储器转移数据，和至少一个复 位信号转移装置；多个存储装置，每个所述存储装置被布置用于连接到所述至少一个数据转移装置和所 述至少一个复位信号转移装置，每个存储装置包含不对称反馈回路，所述反馈回路包含用于在所述反馈回路存储数据值时保持所述数据 值的第一访问节点装置和用于在所述反馈回路存储所述数据值时保持所述数据值的互补 版本的第二访问节点装置，访问装置，用于有选择地提供所述数据转移装置与所述第一访问节点装置之间的连接；复位装置，用于有选择地提供所述复位信号转移装置与所述第二访问节点装置之间的 连接；所述存储器还包含数据访问控制装置，用于响应数据访问请求而产生控制信号以独立控制所述访问装置 和所述复位装置提供所述连接；其中 所述数据控制装置被配置以响应向所述存储装置写入预定值的写入请求和响应从所述存储装置读取存储值的读 取请求，产生数据访问控制信号以触发所述访问装置提供所述第一访问节点装置与所述数 据转移装置之间的所述连接；以及响应向所述存储装置写入所述互补预定值的写入请求，产生复位控制信号以触发所述 复位装置提供所述复位信号转移装置与所述第二访问节点装置之间的所述连接。
全文摘要
本发明涉及具有改善的读取稳定性的存储器。公开了一种静态随机访问存储器。所述静态随机访问存储器(SRAM)包含至少一个数据线；多个存储单元，每个存储单元包含不对称反馈回路，访问设备和复位设备；所述存储器还包含数据访问控制电路，所述数据控制电路被配置以响应向所述存储单元写入预定值的写入请求和响应从所述存储单元读取存储值的读取请求，产生数据访问控制信号以触发所述访问设备提供所述第一访问节点与所述至少一个数据线之间的所述连接；以及响应向所述存储单元写入所述互补预定值的写入请求，产生复位控制信号以触发所述复位设备提供所述至少一个复位线与所述第二访问节点之间的所述连接。
文档编号G11C11/413GK102074267SQ20101050807
公开日2011年5月25日 申请日期2010年10月8日 优先权日2009年10月8日
发明者C·皮特日克, R·C·艾特肯, S·V·纳拉姆, V·钱德拉 申请人:Arm有限公司