专利名称：存储器单端读出电路的制作方法
技术领域：
总体来说，本发明涉及一种集成电路，更具体来说是一种存储器。
背景技术：
存储器中传统的单端读出电路读出一个全摆幅(VDD-VSS/地)信号，该信号在存取时间内由于单元电流变化而变化。存取时间性能被单元阵列内的弱位所局限。读取数据“0”(逻辑0)释放一条具有从VDD到地的全摆幅的位线(bit line)并下拉一个全位线 (global bit line)用于读取输出。读取操作完成后，该位线预充电回VDD，这将导致动态功耗。
发明内容
为了解决上述的技术问题，根据本发明的一个方面，提供了一种具有单端读出电路的存储器，包括位线；与位线连接的存储器单元；以及预充电电路，用于对位线预充电至电源电压和地之间的预充电电压。可选地，在该存储器中，所述预充电电路包括NMOS晶体管，其预充电电压等于所述电源电压减去所述NMOS晶体管的阈值电压。可选地，在该存储器中，所述NMOS晶体管的漏极与所述电源电压连接，所述NMOS 晶体管的源极与所述位线连接，所述NMOS晶体管的栅极与预充电信号连接；或者所述预充电电路还包括PMOS晶体管，所述PMOS晶体管的源极与所述电源电压连接，所述PMOS晶体管的漏极与位线条连接，所述PMOS晶体管的栅极与预充电信号路径连接。可选地，该存储器还包括读出电路，其中，所述读出电路包括具有第一 PMOS晶体管的NAND门以及电压控制电路，所述电压控制电路阻止所述第一 PMOS晶体管在所述预充电电路对位线预充电时导通。可选地，在该存储器中，所述第一 PMOS晶体管的源极具有与所述预充电电路对所述位线预充电时的预充电电压相等的电压；或者所述电压控制电路包括由预充电信号控制的第二 PMOS晶体管，并且所述电压控制电路还包括二极管连接晶体管。可选地，该存储器还包括上拉电路，所述上拉电路包括两个交叉连接的PMOS晶体管，用于在进行读取“1”的操作期间将所述位线从所述预充电电压上拉至所述电源电压。根据本发明的另一方面，提供了一种读取具有单端读出电路的存储器单元的方法，包括对与所述存储器单元连接的位线预充电至电源电压和地之间的预充电电压；以及在进行读取“0”的操作期间，将所述位线选择性地从所述预充电电压下拉至地。可选地，该方法还包括在进行读取“ 1，，的操作期间，选择性地将所述位线从所述预充电电压上拉至所述电源电压；或者其中，对所述位线预充电包括预充电至所述电源电压减去预充电电路中的NMOS晶体管的阈值电压，并且还包括利用预充电信号控制所述NMOS 晶体管；或者所述方法还包括将与存储器单元连接的位线条预充电至所述电源电压。可选地，该方法还包括使用NAND门读出所述位线；以及在预充电期间，阻止所述 NAND门中的PMOS晶体管导通，其中，阻止PMOS晶体管导通包括在预充电期间，将与所述预充电电压相同的电压提供给所述PMOS晶体管的源极。根据本发明的另一方面，还提供了一种具有单端读出电路的存储器，包括位线； 位线条；与所述位线连接的存储器单元；充电电路，包括NMOS晶体管和第一 PMOS晶体管， 对所述位线预充电至等于电源电压减去NMOS晶体管的阈值电压的预充电电压，且对所述位线条预充电至所述电源电压；以及读出电路，包括具有第二PMOS晶体管的NAND门以及电压控制电路，当预充电电路对位线预充电时，所述电压控制电路通过在所述预充电电路对所述位线预充电时向第二 PMOS晶体管的源极提供与预充电电压相同的电压，来在所述预充电电路对所述位线预充电时阻止所述第二 PMOS晶体管导通。
下面，将结合附图的以下描述作为参考，其中图1是示出根据一些实施例的示例性存储器单端读出电路的一部分存储器的示意图；图2示出根据一些实施例的图1的示例性单端读出电路的波形图；图3示出根据一些实施例的图1的示例性单端读出电路的模拟波形图；以及图4示出根据一些实施例的图1的示例性单端读出电路的方法流程图。
具体实施例方式下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。图1是示出根据一些实施例的示例性存储器100单端读出电路的一部分存储器100的示意图。存储器100包括与位线BL和位线条BLB相连的存储单元102。字线
WL
, WL [2],......及WL[n/2-l]与存储器100的下半部中的存储单元102连接，而字线
WL[n/2], WL[n/2+l],......及WL[n_l]与存储器100上半部中的存储单元102连接。存
储器100的上半部和下半部具有对称的结构，例如，预充电电路10 和104b具有同样的结构。即使是图1中的BL，BLB以及存储器单元102指的是存储器100的上半部和下半部中的相同元件，本领域普通技术人员可以认识到以下描述可将存储器100的上半部作为实例而不失其全面性。在读取操作之前，预充电电路10 和104b分别为存储器100中的存储单元102 的上半部和下半部的BL及BLB进行预充电。预充电电路10 包括PMOS晶体管Ml和NMOS 晶体管M2。PMOS晶体管Ml的源极(或漏极)与VDD连接，PMOS晶体管Ml的漏极(或源极)与BLB连接，PMOS晶体管Ml的栅极与预充电信号路径SE⑶连接。NMOS晶体管M2的源极(或漏极)与VDD连接，NMOS晶体管M2的漏极(或源极)与BL连接，NMOS晶体管M2的栅极与补偿预充电信号路径SEGUB连接。当预充电信号路径SE⑶的电压电平处于逻辑0时，PMOS晶体管Ml导通，以将BLB 预充电至VDD。此时，补偿预充电信号路径SEGUB的电压电平处于逻辑1，导通NMOS晶体管 M2。NMOS晶体管M2是二极管连接，因为其栅极和源极(或漏极)都与VDD相连(逻辑1)。 NMOS晶体管M2对BL预充电至(VDD-Vthn)，其中Vthn是NMOS晶体管M2的阈值电压。当BL读取“1”(逻辑1)或BLB读取“0”(逻辑0)时，对于存储器102的上半部和下半部，上拉电路106a和106b (均包含两个交叉连接的PMOS晶体管)分别将BL从 (VDD-Vthn)上拉至VDD。写入通过门电路108允许或者拒绝向存储器102写入。(单端) 读出电路110可用来读出(或读取)BL，并将NAND门(由PMOS晶体管M6、M7和NMOS晶体管M8、M9组成)和与VDD连接的电压控制电路112连接。读出电路110使用一侧(BL)进行其读出操作，以代替用于读出的BL和BLB。电压控制电路112包括一个二极管连接晶体管(diode-coupled transistor)，如匪OS晶体管M4以及两个PMOS晶体管M3和M5。对于存储器100的上半部和下半部，PMOS 晶体管M3和M5分别作为被预充电(补偿)信号路径SEGUB和SEGBB控制的电源开关。由于具有二极管连接晶体管M4，在预充电/备用期间(当PMOS晶体管M3或M5被导通时)， PMOS晶体管M3和M5的漏极(或者在PMOS晶体管M6和M7的源极)处电压Vx限制在 (VDD-Vthm4)，其中Vthm4是二极管连接晶体管M4的阈值电压。由此，假设Vthm4与Vthn相同，电压Vx限制在(VDD_Vthm4)。当BL被预充电至 (VDD-Vthn)时，这将阻止具有与BL连接的栅极的PMOS晶体管M6 (或M7)导通。如果读出电路110不具有控制电压Vx，则可能产生在存储器100的读取操作中的假信号和/或漏电流。即使图1示出NMOS晶体管M4，仍然可以使用不同的器件，比如二极连接PMOS晶体管。由PMOS晶体管M6和M7与匪OS晶体管M8和M9组成的NAND门读出BL的数值并在BLPD节点施加输出电压。当读取值为逻辑0时，BLPD处的输出电压可被上拉，以允许 NMOS晶体管MlO下拉GBL至逻辑0。当读取数据为逻辑1时，BLPD处的输出电压被下拉， 以阻止NMOS晶体管MlO保持GBL为逻辑1。图2示出根据一些实施例的图1的示例性单端读出电路的波形图。对于预充电来说，预充电信号路径SEGU的电压电平处于逻辑0(例如，地)，同时补偿预充电信号线路 SEGUB的电压电平处于逻辑1 (例如，VDD)。在预充电期间，通过预充电电路104a，BLB被预充电至VDD且BL被预充电至(VDD-Vthn)。预充电之后，字线信号路径ffL[n_l]被充电至逻辑1，以用于读取操作。对于读取“0”的操作，由于从存储器单元102读取逻辑0，BL被下拉至逻辑0(例如，地)，BLB保持为逻辑1。节点BLPD处的电压输出被上拉至VDD，并将全位线GBL下拉至逻辑0。读取操作之后，BL和BLB被再次预充电，用于下次读取操作。由于BL被预充电至(VDD-Vthn)而不是VDD，随后下拉至逻辑0 (例如，地)以完成读取“0”的操作，与从VDD至逻辑0的全摆幅下拉相比，前者所花费时间较少。并且，与全摆幅电路相比，较小的电压差意味着存储器消耗较少的功率。于是，存储器100的读取/存取时间，备用功率和有效功率降低了。在至少一个实施例中，存储器100示出(1)5%存取时间改进，(2)较少的预充电电路的位线泄漏(例如，依赖于位单元存储数据的1-9%泄漏降低)，(3)与具有全摆幅BL/BLB充电/非充电电路相比，在读取“0”的操作之后位线充电回至(VDD-Vthn)的较低动态功率(例如，依赖于位单元存储数据和读/写模式的2-5%有效功率比降低)。图3示出根据一些实施例的图1的示例性单端读出电路的模拟波形图。具有用于读取操作的从VDD到地或相反的全摆幅BL/BLB预充电电路的存储器的BL及BLB波形在此示出作为比较。另一方面，如图所示，存储器100的一个实施例的BL波形示出被预充电至 (VDD-Vthn)，之后再下拉至地以读取“0”，并上拉至VDD以读取“ 1 ”。存储器100的BLB波形并未示出BL/BLB全摆幅预充电配置的不同。BLPD波形对比示出与BL/BLB全摆幅预充电配置相比，存储器100的读取“0”操作的读取/存取时间减少，例如，50ps。存储器的时钟频率是IGHz (时钟周期是Ins)。图4示出根据一些实施例的图1的示例性单端读出电路的方法流程图。如下文所描述的方法实施例示出了示例性步骤，但并不一定要按照所示顺序实施。根据本发明实施例的主旨和范围，可以对步骤做适当的增加，替换，改变顺序和/或删除。在步骤402中，与存储器单元(比如102)连接的位线(例如BL)被预充电至在电源电压和地之间的预充电电压，比如VDD-Vthn。在步骤404中，位线在读取“0”操作中从预充电电压(例如，VDD-Vthn，其中Vthn是在预充电电路10 中NMOS晶体管M2的阈值电压)下拉至地。在某些实施例中，该方法可包括在读取“1”的操作期间，将位线(例如BL)从预充电电压(例如VDD-Vthn)上拉至电源电压(例如VDD)。该方法可进一步包括控制预充电电路(比如104a)中的NMOS晶体管(例如M2)，将预充电信号用于预充电信号路径(例如 SEGUB)。该方法可进一步包括将与存储器(比如102)连接的位线条(比如BLB)预充电至电源电压(比如VDD)。该方法可进一步包括利用NAND门读出该位线(例如BL)。该方法可进一步包括阻止NAND门内的PMOS晶体管(例如M6或M7)在预充电过程中导通。比如， 在预充电过程中，与预充电电压(例如VDD-Vthn)相同的电压可被提供给PMOS晶体管(例如M6或M7)的源极。根据某些实施例，具有单端读出电路的存储器包括位线、与位线连接的存储器单元以及预充电电路。该预充电电路可将位线预充电至在电源电压和地之间的预充电电压。根据某些实施例，读取具有单端读出电路的存储单元的方法包括对与存储单元连接的位线预充电至电源电压和地之间的预充电电压。在读取“0”的操作期间，该位线从预充电电压被下拉至地。本领域普通技术人员应该理解，本发明具有许多实施例变形。尽管已经详细地描述了本发明及其特征，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。以上方法实施例示出了示例性步骤，但并不一定要按照所示顺序实施。根据本发明实施例的主旨和范围，可以对步骤做适当的增加，替换，改变顺序和/或删除。结合了不同权利要求和/或不同实施例的实施例仍然在本发明的范围之内，并且在审阅本发明之后，对于本领域普通技术人员而言也是显而易见的。
权利要求
1.一种具有单端读出电路的存储器，包括位线；与位线连接的存储器单元；以及预充电电路，用于对位线预充电至电源电压和地之间的预充电电压。
2.根据权利要求1所述的存储器，其中，所述预充电电路包括NMOS晶体管，其预充电电压等于所述电源电压减去所述NMOS晶体管的阈值电压。
3.根据权利要求2所述的存储器，其中，所述NMOS晶体管的漏极与所述电源电压连接， 所述NMOS晶体管的源极与所述位线连接，所述NMOS晶体管的栅极与预充电信号连接；或者所述预充电电路还包括PMOS晶体管，所述PMOS晶体管的源极与所述电源电压连接，所述PMOS晶体管的漏极与位线条连接，所述PMOS晶体管的栅极与预充电信号路径连接。
4.根据权利要求1所述的存储器，还包括读出电路，其中，所述读出电路包括具有第一 PMOS晶体管的NAND门以及电压控制电路，所述电压控制电路阻止所述第一 PMOS晶体管在所述预充电电路对位线预充电时导通。
5.根据权利要求4所述的存储器，其中，所述第一PMOS晶体管的源极具有与所述预充电电路对所述位线预充电时的预充电电压相等的电压；或者所述电压控制电路包括由预充电信号控制的第二 PMOS晶体管，并且所述电压控制电路还包括二极管连接晶体管。
6.根据权利要求1所述的存储器，还包括上拉电路，所述上拉电路包括两个交叉连接的PMOS晶体管，用于在进行读取“1”的操作期间将所述位线从所述预充电电压上拉至所述电源电压。
7.一种读取具有单端读出电路的存储器单元的方法，包括对与所述存储器单元连接的位线预充电至电源电压和地之间的预充电电压；以及在进行读取“0”的操作期间，将所述位线选择性地从所述预充电电压下拉至地。
8.根据权利要求7所述的方法，还包括在进行读取“1 ”的操作期间，选择性地将所述位线从所述预充电电压上拉至所述电源电压；或者其中，对所述位线预充电包括预充电至所述电源电压减去预充电电路中的匪OS晶体管的阈值电压，并且还包括利用预充电信号控制所述NMOS晶体管；或者所述方法还包括将与存储器单元连接的位线条预充电至所述电源电压。
9.根据权利要求7所述的方法，还包括使用NAND门读出所述位线；以及在预充电期间，阻止所述NAND门中的PMOS晶体管导通，其中，阻止PMOS晶体管导通包括在预充电期间，将与所述预充电电压相同的电压提供给所述PMOS晶体管的源极。
10.一种具有单端读出电路的存储器，包括位线；位线条；与所述位线连接的存储器单元；充电电路，包括NMOS晶体管和第一PMOS晶体管，对所述位线预充电至等于电源电压减去NMOS晶体管的阈值电压的预充电电压，且对所述位线条预充电至所述电源电压；以及读出电路，包括具有第二 PMOS晶体管的NAND门以及电压控制电路，当预充电电路对位线预充电时，所述电压控制电路通过在所述预充电电路对所述位线预充电时向第二 PMOS 晶体管的源极提供与预充电电压相同的电压,来在所述预充电电路对所述位线预充电时阻止所述第二 PMOS晶体管导通。
全文摘要
一种具有单端读出电路的存储器，包括位线、与位线连接的存储器单元及预充电电路。预充电电路对位线预充电至电源电压和地之间的预充电电压。本发明还提供了一种存储器单端读出电路。
文档编号G11C7/12GK102456386SQ20111008102
公开日2012年5月16日 申请日期2011年3月25日 优先权日2010年10月18日
发明者李政宏, 邱志杰, 郑宏正, 陆崇基 申请人:台湾积体电路制造股份有限公司