专利名称：用于动态存储器终止的方法和设备的制作方法
技术领域：
本发明的实施例一般涉及存储器的领域。更具体，本发明的实施例涉及用于响应于终止信号电平在对于存储器的存储器输入-输出(I/o)接口的一个或多个有限终止阻抗值设置之间动态切换的方法和设备。置量在计算机系统的典型存储器系统中，存储器控制器帮助计算机系统中存储器模块的存取。存储器模块可包括被称为列(rank)的一个或多个存储器。存储器控制器经由输A -输出(I/O)接口和传输线与存储器模块的列通信。I/O接口存在于存储器控制器端和存储器模块端。存储器控制器经由其I/O接口向列发送很多信号，包括地址信号、控制信号、时钟信号等，以从列访问数据或向列发送数据。为了列和存储器控制器之间的正确通信，在存储器控制器和/或列的I/O接口上设置终止阻抗。术语正确通信在本文中指的是在存储器模块和存储器控制器之间发送和/或接收预期数据，其中预期数据满足性能规范，例如，时序、电压余量、信号完整性等。终止阻抗的值确定在存储器控制器和列之间通信的信号质量。通常，在由存储器控制器发起的存储器存取(例如，存储器读)期间，列处I/O接口的终止阻抗被设置成一值，该值用于降低列和存储器控制器之间通信的信号上的噪声。对于双数据率3 (DDR3) I/O接口，存储器控制器仅操作上用于正被存取的列的DDR3I/0接口上的终止阻抗设置为单个有限终止值。未被存取的列的DDR3I/0接口的终止阻抗被设置为高阻抗值(通过使终止器件三态化导致的无限阻抗)作为默认终止阻抗值。使DDR3I/0接口的默认终止阻抗值为高阻抗值的一个原因是节省功耗。规范要求DDR3I/0接口具有中间抽头终止方案，该方案具有连接到电源节点的上拉终止电阻器和连 接到接地供电节点的下拉终止电阻器。这一中间抽头终止方案提供从电源节点经由下拉终止电阻器和上拉终止电阻器至接地节点的电路径。当启用中间抽头终止方案时，该电路径是功耗源。为了在列上没有存储器存取时减少DDR3I/0接口上的功耗，列的终止阻抗保持为默认的高阻抗值。这种高终止阻抗(即，无限阻抗)减少在存储器控制器和其它活动列之间通信的读取信号上的时序和电压余量。随着对较高速的存储器I/O接口的要求不断增加，例如，1600-3200百万次传输/秒(MT/s)的DDR3I/0接口速度与双数据率4 (DDR4) I/O接口的800-1600MT/S，默认的高终止阻抗值降低存储器系统的性能。附图
简沭从以下给出的详细描述并从本发明的各实施例的附图，可更全面地理解本发明的实施例，然而它们不应该被理解为将本发明限于特定实施例，而是仅用于解释和理解。图I是根据本发明的一个实施例的包括存储器控制器和存储器模块的存储器系统，用于向存储器模块内的列动态提供有限终止阻抗设置。图2A是根据本发明的一个实施例的用于向列动态提供有限终止阻抗设置的存储器控制器。
图2B是根据本发明的一个实施例的用于向存储器列的管芯上终止单元动态提供有限终止阻抗设置的存储器列。图3是根据本发明的一个实施例的用于向存储器列动态提供有限终止阻抗设置的流程图。图4是根据本发明的一个实施例的用于实现向存储器列提供动态存储器终止阻抗设置的方法的计算机系统。详细描沭本发明的实施例涉及用于响应于终止信号电平在对于存储器的存储器输入-输出(I/O)接口的一个或多个有限终止阻抗值设置之间动态切换的方法和设备。在一个实施例中，存储器控制器从寄存器读取第一有限阻抗值设置并将该值设置 分配给未被存取的存储器列之一的终止单元。与当没有存储器存取时将列的高阻抗终止值作为默认值(如双数据率3 (DDR3) I/O接口的情形)相反，在本文的实施例中，将第一可编程的有限阻抗值设置分配给未被存取的列的终止单元。在一个实施例中，当终止信号电平置位时，第二终止阻抗值设置被分配给被存取的列。在本文讨论的实施例中，第一和第二终止阻抗值是可编程的。在一个实施例中，当存储器控制器发起从列之一的存储器存取，其数据被存取的列的终止单元被配置成具有第二终止阻抗值。在这一实施例中，当终止信号电平置位时，被访问的列的终止单元操作上用于将其终止阻抗值设置从第一有限可编程终止阻抗值设置转变为第二终止阻抗值设置。如下所讨论的，终止信号是管芯上的终止信号。本文的实施例导致与配置成在列的存储器存取期间从高阻抗终止值设置转变为有限阻抗终止值设置的传统架构相比，在列的存储器存取的时序和电压余量方面提高20-30%。因此，本文的实施例导致存储器系统的较高合格率(即，较少的失败部分)，因为时序余量改进了不允许动态切换其终止单元的终止阻抗值设置的存储器系统。术语动态切换在本文中指的是在不导致终止单元转变成高阻抗状态或任意其它中间阻抗状态的情况下在列的终止单元的有限阻抗值设置之间的切换。当终止信号电平从一种逻辑电平改变到另一种逻辑电平时，响应于存储器存取，直接发生从一种终止阻抗值设置至另一种终止阻抗值设置的这种切换。术语高阻抗在本文中指的是通过关闭终止单元(S卩，将终止单元设置成三态)导致的无限阻抗，导致终止单元端处的传输线上的信号全反射。在一个实施例中，I/o接口是具有终止单元的双数据率4 (DDR4)接口，该终止单元包括上拉电阻器且不包括下拉电阻器。在一个实施例中，I/O接口包括具有下拉电阻器但不具有上拉电阻器的终止单元。在本发明的一个实施例中，一个或多个列包括同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)、DDR4SDRAM和/或任何其他类型的随机存取存储器设备。在一个实施例中，列驻留在存储器模块中。为了不混淆本发明的实施例，参考具有也被称为列的一个或多个SDRAM的双列直插存储器模块(DIMM)讨论本文的实施例，其中DIMM经由DDR4I/0接口与存储器模块通信耦合。然而，以上的实施例不是限制实施例。可利用具有不同存储器模块(除DIMM外)、不具有存储器模块的存储器及其它I/O接口(例如，比DDR4I/0接口新的I/O接口)的其它实施例，而不改变本发明的实质。
在以下描述中，讨论了许多细节以提供对本发明的各实施例的更透彻说明。然而，将对本领域技术人员明显的是，没有这些具体细节也可实践本发明的实施例。在其它实例中，以框图形式而非详细地示出了公知的结构和设备以免模糊本发明的实施例。注意，在实施例的相应附图中，以线表示信号。一些线可能较粗以指示更多的组成信号路径，和/或在一端或多端具有箭头以指示主要的信息流动方向。这些指示不旨在是限制性的。相反，结合一个或多个示例性实施例使用线以便于更容易理解电路和逻辑单元。出于设计需要或偏好指定的任何所表示的信号实际上可包括一个或多个信号，该信号可沿任意方向传播，且可利用任何适当类型的信号方案来实现，例如，差分对、单端等。图I是根据本发明的一个实施例的包括操作上用于动态设置存储器模块102i_N的可编程有限终止阻抗值的存储器控制器101的存储器系统100。在一个实施例中，存储器控制器101集成在微处理器(CPU)内。在其它实施例中，存储器控制器101是主板上的分离 的集成电路(1C)，且经由主板路由(未示出)和连接器(未示出)耦合到CPU (未示出)和存储器模块102i_N。在本发明的一个实施例中，存储器模块102i包括一个或多个存储器、寄存器设备、缓冲器设备等。该一个或多个存储器也被称为列。在一个实施例中，列103^是SDRAM。在一个实施例中，列103i_N共享相同的地址、命令和控制总线。在一个实施例中，列103i_N不在存储器模块上。在一个实施例中，存储器控制器101经由包括数据信号105、时钟信号106、地址信号107、管芯上的终止信号109及任意其它信号的信号与存储器模块102:通信，以导致存储器控制器101和存储器模块102i_N之间的通信。在一个实施例中，列103i_N的每个I/O引脚/焊盘(未示出)具有终止单元KMn在一个实施例中，终止单元KM1,实现在列103i_N的管芯内，即ODT单元。在其它实施例中，终止单元KMg实现在管芯外。为了不混淆本发明的实施例，未示出每个列的I/O引脚/焊盘。同样，本文实施例讨论的终止单元KM1,是ODT单元以消除存储器存取期间传输线上的信号反射。本领域技术人员可用管芯外的终止单元替换ODT单元，而不改变实施例的实质。在一个实施例中，当存储器控制器101置位ODT信号109时，被存取的列将其ODT单元设置成具有第二终止阻抗值。在一个实施例中，ODT信号109是控制信号。在一个实施例中，每列有一个ODT引脚，该ODT引脚操作上用于从存储器控制器101接收ODT信号109。在一个实施例中，第二终止阻抗值在模式寄存器中编程，并且响应于ODT信号109被置位而被存取。在一个实施例中，模式寄存器驻留在存储器控制器101中。在另一个实施例中，模式寄存器是存储器模式寄存器(例如，DRAM模式寄存器)并且驻留在每个存储器列中。在一个实施例中，ODT单元KM1包括耦合到I/O引脚的上拉电阻器Rn和下拉电容器。在一个实施例中，根据DDR4I/0接口规范配置/设置电阻器Rn的值。如上所述，与DDR3I/0接口和较早的DDRI/0接口的终止单元相反，本发明的实施例的ODT单元104^不具有终止单元内的从电源至接地的电路径。因此，ODT单元104i_N比DDR3I/0接口和较早的DDR I/O接口的终止单元消耗较少的功率，因为当ODT信号109被撤销置位时，存储器控制器101上拉耦合到ODT单元KM1,的传输线上的信号电平。尽管示出ODT单元KM1,具有一个上拉电阻器，然而任何数量的上拉电阻器可构成该上拉电阻器，其中上拉电阻器操作上用于经由逻辑(未示出)导通或断开，以实现第一和/或第二终止阻抗值。在一个实施例中，第一阻抗值是180欧姆而第二阻抗值是60欧姆。在一个实施例中，存储器控制器101包括用于动态配置ODT单元KM1,的终止阻抗的逻辑单元108。在一个实施例中，逻辑单元108操作上用于在存储器控制器101未存取来自列的存储器时将ODT单元104i_N的阻抗设置为第一有限终止阻抗值设置。在这一实施例中，ODT信号109的电平被撤销置位。在一个实施例中，逻辑单元动态响应于ODT信号109的置位将ODT单元KM1,中的任一个的阻抗值设置从第一终止阻抗值设置动态切换到第二终止阻抗值设置。术语置位在本文中指的是从逻辑低电平转变至逻辑高电平。类似地，术语撤销置位在本文中指的是从逻辑高电平转变至逻辑低电平。因此，撤销置位的信号是逻辑低电平信号而置位的信号是逻辑高电平信号。图2A是根据本发明的一个实施例的用于向存储器模块的列动态提供有限终止阻抗设置的存储器控制器200 (与图I的101相同)。在一个实施例中，存储器控制器101包括寄存器201，其具有分别是值I和值2的第一和第二终止阻抗值。在一个实施例中，第一 和第二终止阻抗值是可编程的值。在一个实施例中，第一和第二终止阻抗值是在存储器系统引导时设置的预定值。在一个实施例中，寄存器201可经由操作系统编程。在一个实施例中，第一和第二终止阻抗值是有限值。在参考图2B讨论的一个实施例中，寄存器201是驻留在列103i_N中的DRAM模式寄存器，且操作上用于存储可编程的第一和第二终止阻抗值。在一个实施例中，多个列103i_N中每个列的DRAM模式寄存器可经由操作系统和/或存储器控制器101存取。在一个实施例中，存储器控制器101和/或基本输入-输出系统(BIOS)操作上用于基于系统存储器编程每个列的DRAM模式寄存器。图2B是根据本发明的一个实施例的包括操作上用于存储ODT单元KM1的可编程第一和第二终止阻抗值的DRAM模式寄存器211的存储器列103:的高级逻辑框图210。为了不模糊本发明的实施例，示出单个存储器列IOS1具有用于单个I/O引脚/焊盘的单个ODT单元101。然而，根据本发明的实施例，存储器列IOS1具有用于每个引脚/焊盘的多个ODT单元，且相同的描述适用于所有的存储器列103^在一个实施例中，存储器列IOS1驻留在存储器模块中。在其它实施例中，存储器列IOS1不驻留在存储器模块中。在一个实施例中，存储器列103:经由接收器212从存储器控制器101接收ODT信号109。在一个实施例中，取决于ODT信号109的逻辑电平，耦合到接收器212的终止逻辑单元212 (出于简化目的而示为单个框)将第一或第二终止阻抗值分配给ODT单元104:。在一个实施例中，终止逻辑单元212包括参考图2A讨论的第一和第二逻辑单元202和203。在一个实施例中，终止单元212从以下参考图2A讨论的第一和第二逻辑单元202和203接收信号，以将来自DRAM模式寄存器211的第一和第二终止阻抗值提供给ODT单元10+。在一个实施例中，当ODT信号109被撤销置位时，第一终止阻抗值(值I)——也是ODT单元KM1的默认终止阻抗值——被从DRAM模式寄存器211分配给ODT单元KM1。在一个实施例中，当ODT信号109被置位时，第二终止阻抗值(值2)被从DRAM模式寄存器211分配给ODT单元101。在一个实施例中，DRAM模式寄存器211中的终止阻抗值(值I和值2)可经由硬件或软件编程。返回参考图2A，在一个实施例中，存储器控制器101还包括第一逻辑单元202和第二逻辑单元203。在一个实施例中，第一逻辑单元202操作上用于将来自寄存器201的第一终止阻抗值设置分配给对应于未被存储器控制器101访问的列103i_N的ODT单元104i_N中的任一个。在这一实施例中，ODT信号109的电平被撤销置位。在一个实施例中，第一逻辑单元202操作上用于将存储在DRAM模式寄存器中的第一终止阻抗值设置分配给列的ODT单元。在一个实施例中，第一逻辑单元202操作上用于通过导通或断开ODT单元KM1,的上拉电阻器以将其配置成具有第一终止阻抗值设置来分配第一终止阻抗值设置。如上所述，当设置未被存储器控制器101访问的列的ODT单元KM1,的第一终止阻抗值时，ODT信号109的电平被撤销置位。在一个实施例中，第二逻辑单元203操作上用于响应于ODT信号109被置位而对被存取的列的ODT单元104i_N将第一终止阻抗值设置动态切换到第二终止阻抗值设置。在这一实施例中，第二逻辑单元203操作上用于将终止单元KM1,的多个电阻器 中与被存储器控制器101存取的列的I/O引脚/焊盘对应的电阻器导通或断开。在一个实施例中，第一和第二逻辑单元经由存储器控制器101的I/O发射器204将第一和第二终止值设置分配给ODT单元104^在一个实施例中，第一和第二逻辑单元操作上用于将来自每个列103i_N的DRAM模式寄存器中存储的值的第一和第二终止值设置分配给每个列的ODT单元 104^图3是根据本发明的一个实施例的用于向列动态提供有限终止阻抗设置的流程图300。参考图I和图2A-B的实施例讨论流程图。在框301，第一阻抗值被设置在存储器控制器101的寄存器201中或一个或多个列103i_N中。如上所述，第一阻抗值(值I)是与未被存储器控制器101访问的列对应的I/0引脚/焊盘的ODT单元KM1,中任一个的有限阻抗值。在框301，第二阻抗值(值2)也被设置在存储器控制器101的寄存器201中或一个或多个列103i_N中。如上所述，在一个实施例中，寄存器201驻留在各列103i_N中(参见，图2B的DRAM模式寄存器211)。第二阻抗值也是与被存储器控制器101访问的列对应的I/O引脚/焊盘的ODT单元KM1,中任一个的有限阻抗值。在一个实施例中，存储器控制器101操作上用于经由操作系统设置第一和第二阻抗值。在框302，经由第一逻辑单元202和/或经由图2B的逻辑单元212将第一终止阻抗值设置分配给与未被存储器控制器101访问的列对应的I/O引脚的ODT单元KM1,中的任一个。在一个实施例中，第一终止阻抗值是与未被存储器控制器101访问的列对应的I/0引脚/焊盘的ODT单元KM1,的默认阻抗值。在一个实施例中，将第一终止阻抗值分配给未被访问的ODT单元104^在这一实施例中，ODT信号109的电平被撤销置位。在框303，第二逻辑单元203和/或图2B的逻辑单元212响应于ODT信号109的置位将第一终止阻抗值设置动态切换到第二终止阻抗值设置。在框303，第二阻抗值设置被分配给与被存储器控制器101访问的列对应的I/O引脚/焊盘的ODT单元KM1,中的任一个。在这一实施例中，ODT信号109的电平置位。以上实施例允许来自一个或多个存储器模块102i_N的列103i_N的存储器系统的不同列根据哪些列被存取以及ODT信号109的逻辑电平而具有不同的可编程有限终止阻抗值设置。有限阻抗终止值响应于被存取的列以及ODT信号109的电平而从第一有限终止阻抗值设置动态切换到第二有限终止阻抗值设置，反之亦然。
与仅允许在高阻抗(无限阻抗)值设置和有限阻抗值设置之间切换的存储器系统相比，以上实施例导致对于整个存储器系统而言改进的时序和电压余量。改进的时序和电压余量的一个原因是当存储器被存取时和当它们未被存取时由ODT单元的不同有限终止阻抗值设置导致的存储器控制器和列之间的传输线上的信号反射减小。本发明的实施例因此允许具有DDR4I/0接口的存储器系统具有有限可编程终止阻抗作为其默认阻抗值。本发明的实施例还可经由存储在机器可读存储介质上的可编程计算机可执行指令来实现。例如，图3的方法是可通过计算机编程和执行的。该机器可读存储介质可以包括，但不限于，闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡或适于存储电子指令或计算机可执行指令的其它类型的机器可读存储介质。例如，本发明诸实施例可以作为计算机程序来下载，其作为数据信号经由通信链路(例如，调制解调器或网络连接)从远程计算机(例如，服务器)传输到请求计算机(例如，客户机)。图4示出根据本发明的一个实施例的用于实现本文中公开的方法的系统400。在一个实施例中，系统400包括但不限于台式计算机、膝上型计算机、上网本、笔记本计算 机、个人数字助理(PDA)、服务器、工作站、蜂窝电话、移动计算设备、因特网设备或任何其他类型的计算设备。在另一实施例中，用于实现本文中公开的方法的系统400可以是片上系统式(SOC)系统。在一个实施例中，处理器410具有用于执行系统400的指令的处理核412。在一个实施例中，处理核412包括但不限于用于取得指令的预取逻辑、用于解码指令的解码逻辑、用于执行指令的执行逻辑等。在一个实施例中，处理器410具有用于高速缓存系统400的指令和/或数据的高速缓存存储器416。在一个实施例中，高速缓存存储用于执行图3的方法的指令。在本发明的另一实施例中，高速缓存存储器416包括I级、2级和3级高速缓存存储器、或者处理器410内的任何其他配置的高速缓存存储器。存储器控制器101——也被称为存储器控制中枢(MCH)414——操作上用于执行使得处理器410能访问包括易失性存储器432和/或非易失性存储器434的存储器430并与之进行通信的功能。易失性存储器432包括但不限于同步动态随机访问存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)、和/或任何其他类型的随机存取存储器设备。非易失性存储器434包括但不限于闪存、相变存储器(PCM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPR0M)、或任何其他类型的非易失性存储器设备。存储器430存储将由处理器410执行的信息和指令。在一个实施例中，存储器430还可在处理器410执行指令的同时存储临时变量或其他中间信息。在一个实施例中，芯片组420经由点对点(PtP或P-P)接口 417和422与处理器410连接。在一个实施例中，芯片组420使得处理器410能连接至系统400中的其他模块。在本发明的一个实施例中，接口 417和422根据诸如lmel,；T决通互连(QPI)等PtP通信协议进行操作。在一个实施例中，芯片组420经由接口 426连接至显示设备440。在一个实施例中，该显示器440包括但不限于液晶显示器(LCD)、阴极射线管(CRT)显示器、或任何其他形式的视觉显示设备。在本发明的一个实施例中，处理器410和芯片组420被合并成S0C。另外，芯片组420连接至一条或多条总线450和455，这些总线互联各个模块474、460、462、464和466。在一个实施例中，如果总线速度或通信协议中存在失配，则总线450和455可经由总线桥472互联在一起。在一个实施例中，芯片组420经由接口 424与非易失性存储器460、大容量存储设备462、键盘/鼠标464以及网络接口 466耦合，但不限于此。在一个实施例中，大容量存储设备464包括但不限于固态驱动器、硬盘驱动器、通用串行闪存驱动器、或任何其他形式的计算机数据存储介质。在一个实施例中，网络接口466是通过使用任何类型的公知网络接口标准来实现的，这些标准包括但不限于以太网接口、通用串行总线(USB)接口、外围组件互连(PCI)快速接口、无线接口和/或任何其他合适类型的接口。在一个实施例中，无线接口根据IEEE802. 11标准及其相关系列、家庭插座AV (HomePlug AV =HPAV)、超宽带(UWB)、蓝牙、WiMax或任何其他形式的无线通信协议来操作，但不限于此。虽然图4中所示的模块被描绘为系统400内的分开的块，但是这些块中的一些块 所执行的功能可被集成在单个半导体电路内，或者可使用两个或更多个分开的集成电路来实现。例如，尽管高速缓存存储器416被描绘为处理器410内的分开的块，但是高速缓存存储器416各自可被集成到处理器核412中。在一个实施例中，系统400可包括一个以上的处理器/处理核。文本中所用的术语“操作上”意味着设备、模块、系统、逻辑单元、协议等在设备、模块、系统或逻辑单元处于掉电状态下能操作或适于操作其所需功能。在本说明书中对“实施例”、“ 一个实施例”、“某些实施例”的引用意味着结合这些实施例所描述的特定特征、结构或特性被包括在至少某些实施例中，但不一定被包括在所有实施例中。“实施例”、“一个实施例”、“某些实施例”的多次出现不一定都指代相同的实施例。如果说明书声明“可”、“可能”或“可以”包括组件、特征、结构或特性，则不一定必须包括该特定组件、特征、结构或特性。如果说明书或权利要求书提到“一”或“一个”元件，这并不意味着仅有一个该元件。如果说明书或权利要求书提及“附加”元件，这不排除有一个以上的附加元件。尽管已结合本发明的具体实施例描述了本发明，但是显然，本领域技术人员根据以上描述将会认识到这些实施例的很多替换、修改和变型。例如，当ODT信号109撤销置位而不是置位时，可发生终止阻抗值从第一阻抗值至第二阻抗值的动态切换。在这一实施例中，ODT信号109响应于来自列的存储器存取而被撤销置位。在一个实施例中，耦合到存储器控制器101的存储器是独立DRAM。本发明的实施例旨在涵盖落入所附权利要求书的宽泛范围之内的所有这些替换、修改和变型。
权利要求
1.一种方法，包括 为存储器输入-输出(I/O)接口的终止单元设置第一终止阻抗值设置； 当存储器未被存取时，将所述第一终止阻抗值设置分配给终止单元；以及响应于终止信号电平从第一终止阻抗值设置切换到第二终止阻抗值设置。
2.如权利要求I所述的方法，其特征在于，设置第一终止阻抗值包括经由操作系统将存储器中的寄存器设置成具有第一终止阻抗值。
3.如权利要求I所述的方法，其特征在于，所述第一终止阻抗值是默认阻抗值。
4.如权利要求I所述的方法，其特征在于，所述终止信号电平是存储器的管芯上终止(ODT)信号。
5.如权利要求4所述的方法，其特征在于，当ODT信号被置位时，发生从第一终止阻抗值设置值第二终止阻抗值设置的切换。
6.如权利要求4所述的方法，其特征在于，当ODT信号被撤销置位时，发生将第一终止阻抗值设置分配给终止单元。
7.如权利要求I所述的方法，其特征在于，还包括将第一和第二终止值设置分别设置成存储器的寄存器中的有限阻抗值。
8.如权利要求I所述的方法，其特征在于，所述终止单元包括操作上导通或断开的多个上拉电阻器，且其中将第一终止阻抗值设置分配给终止单元包括导通或断开所述多个电阻器中的电阻器。
9.如权利要求I所述的方法，其特征在于，所述存储器的I/O接口是存储器的双数据率4 (DDR4)接口。
10.如权利要求I所述的方法，其特征在于，所述存储器驻留在存储器模块中，所述存储器模块是具有一个或多个动态随机存取存储器(DRAM)的双列直插存储器模块(DIMM)。
11.如权利要求I所述的方法，其特征在于，所述存储器是动态随机存取存储器(DRAM)0
12.—种设备,包括 接口，操作上用于存取具有寄存器的存储器，所述寄存器具有用于所述存储器的输入-输出(I/O)接口的终止单元的第一终止阻抗值设置； 第一逻辑单元，操作上用于当存储器未被存取时，将所述第一终止阻抗值设置分配给终止单元；以及 第二逻辑单元，操作上用于响应于终止信号电平从第一终止阻抗值设置切换到第二终止阻抗值设置。
13.如权利要求12所述的设备，其特征在于，所述存储器的I/O接口是存储器的双数据率 4 (DDR4)接口。
14.如权利要求12所述的设备，其特征在于，所述存储器是动态随机存取存储器(DRAM)0
15.如权利要求12所述的设备，其特征在于，所述存储器驻留在存储器模块中，所述存储器模块是具有一个或多个动态随机存取存储器(DRAM)的双列直插存储器模块(DIMM)。
16.如权利要求12所述的设备，其特征在于，所述终止单元包括响应于终止信号电平而操作上导通或断开的多个上拉电阻器。
17.如权利要求12所述的设备，其特征在于，所述第一和第二逻辑单元操作上导通或断开所述多个电阻器中的电阻器以将终止单元的阻抗分别设置为第一和第二终止阻抗值设置。
18.如权利要求12所述的设备，其特征在于，所述寄存器操作上经由操作系统设置为具有第一和第二终止阻抗值。
19.如权利要求12所述的设备，其特征在于，所述终止信号电平是存储器的管芯上终止(ODT)信号。
20.如权利要求19所述的设备，其特征在于，所述第二逻辑单元操作上用于在ODT信号被置位时从第一终止阻抗值设置切换到第二终止阻抗值设置。
21.如权利要求18所述的设备，其特征在于，所述第一逻辑单元操作上用于在ODT信号被撤销置位时将第一终止阻抗值设置分配给终止单元。
22.—种系统,包括 具有寄存器的存储器，所述寄存器操作上存储所述存储器的I/O接口的终止单元的第一终止阻抗值设置；以及 耦合到所述存储器的存储器控制器，操作上用于调节所述存储器的I/O接口的终止阻抗设置，所述存储器控制器包括 第一逻辑单元，操作上用于当存储器未被存取时，将所述第一终止阻抗值设置分配给终止单元；以及 第二逻辑单元，操作上用于响应于终止信号电平从第一终止阻抗值设置切换到第二终止阻抗值设置。
23.如权利要求21所述的系统，其特征在于，所述存储器的I/O接口是存储器的双数据率 4 (DDR4)接口。
24.如权利要求21所述的系统，其特征在于，所述存储器是动态随机存取存储器(DRAM)0
25.如权利要求21所述的系统，其特征在于，所述存储器驻留在存储器模块中，所述存储器模块是具有一个或多个动态随机存取存储器(DRAM)的双列直插存储器模块(DIMM)。
26.如权利要求21所述的系统，其特征在于，所述终止单元包括响应于终止信号电平而操作上导通或断开的多个上拉电阻器。
27.如权利要求21所述的系统，其特征在于，所述第一和第二逻辑单元操作上导通或断开所述多个电阻器中的电阻器以将终止单元的阻抗分别设置为第一和第二终止阻抗值设置。
28.如权利要求21所述的系统，其特征在于，所述寄存器操作上经由操作系统设置为具有第一和第二终止阻抗值。
29.如权利要求21所述的系统，其特征在于，所述终止信号电平是存储器的管芯上终止(ODT)信号。
30.如权利要求28所述的系统，其特征在于，所述第二逻辑单元操作上用于在ODT信号被置位时从第一终止阻抗值设置切换到第二终止阻抗值设置，且其中所述第一逻辑单元操作上用于在ODT信号被撤销置位时将第一终止阻抗值设置分配给终止单元。
全文摘要
本发明描述的是用于响应于终止信号电平在对于存储器的存储器输入-输出(I/O)接口的一个或多个有限终止阻抗值设置之间动态切换的方法和设备。该方法包括为存储器输入-输出(I/O)接口的终止单元设置第一终止阻抗值设置；当存储器未被存取时，将所述第一终止阻抗值设置分配给终止单元；以及响应于终止信号电平从第一终止阻抗值设置切换到第二终止阻抗值设置。
文档编号G11C11/4096GK102971794SQ201180032081
公开日2013年3月13日 申请日期2011年6月27日 优先权日2010年6月28日
发明者J·A·麦考尔, K·S·贝恩斯 申请人:英特尔公司