一种存储器放电电路的制作方法
【专利摘要】本申请提供了一种存储器放电电路，以解决传统的放电电路中正负电压放电速度不能控制的问题。所述电路包括：PMOS管组成的P管电流镜；NMOS管组成的N管电流镜；负电压放电支路和正电压放电支路；通过控制接入到电路中的PMOS管的数量，控制正负电压放电电流的大小，在同一时间段内，使正负电压放电电流的速度相等。在整个放电过程中控制放电电流的速度，减轻了放电速度过快对存储器寿命的影响，延缓了存储器的性能衰减；并且通过调整开关闭合或断开的状态，分时间段进行放电，提高了放电的平稳性。
【专利说明】—种存储器放电电路
【技术领域】
[0001]本申请涉及存储器放电【技术领域】，特别是涉及一种存储器放电电路。【背景技术】
[0002]现有的存储器中，擦除操作是存储单元写入数据的必要步骤，它需要对存储单元的栅极(gate)加负电压(VNEG)，对阱(well)加正电压(VPW)。这两种电压一般都由电荷泵产生。擦除结束后，栅极电压和阱电压都要放电到GND(Ground，代表地或O)。放电速度太快会对存储器的寿命产生负面的影响。
[0003]传统的放电电路如图1所示，存储单元栅极上的负电压和阱上的正电压，可以等效为一个电容CO，电容CO两端各有一个开关管DISP和DISN，放电电路分别对电容CO两端进行放电，传统的放电波形如图2所述，正负电压的放电速度较快，降低了存储器的使用寿命。而且，开关管DISP和DISN的导通能力受放电电压、电源电压、温度等因素影响，会出现电容CO两边放电速度不同的情况，由于放电速度不同也会产生干扰。
【发明内容】
[0004]本申请所要解决的技术问题是提供一种存储器放电电路，以解决传统的放电电路中正负电压放电速度不能控制的问题。
[0005]为了解决上述问题，本申请公开了一种存储器放电电路，包括:
[0006]PMOS管组成的P管电流镜；
[0007]NMOS管组成的N管电流镜；
[0008]负电压放电支路和正电压放电支路；
[0009]其中，P管电流镜中的第一 PMOS管的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接负电压放电支路，用于复制放电电流；
[0010]P管电流镜中的第二 PMOS管的栅极接内部电流源Idisc，源极接内部电压VDDJf极接N管电流镜，用于复制放电电流；
[0011 ] 除所述第一 PMOS管和所述第二 PMOS管之外，所述P管电流镜还包括η个PMOS管，所述η个PMOS管的源极分别与η个开关连接,栅极和漏极接内部电流源Idisc, η个PMOS管之间并联，用于控制放电电流的大小，η > I ；
[0012]所述η个开关分别用于控制所述η个PMOS管是否接入电路；
[0013]N管电流镜中的第一 NMOS管的漏极和栅极与第二 NMOS管的栅极接第二 PMOS管的漏极，第一 NMOS管的源极接地；
[0014]N管电流镜中的第二 NMOS管的漏极接正电压放电支路，源极接地；
[0015]当m个开关闭合时，m个PMOS管接入电路，负电压放电支路的放电电流为Idisc/m,正电压放电支路的放电电流为Idisc/m, η≥Ι,η≥m≥1,11和1]1为正整数；
[0016]通过改变开关闭合或断开的状态，控制PMOS管接入电路的数量，调整放电的时间段。[0017]优选的，所述调整放电的时间段包括:
[0018]当所述η个开关全部闭合时，电路中接入所述η个并联PMOS管，此时为第一放电时间段；
[0019]通过逐个减少所述η个开关中处于闭合状态的开关数量，逐个减少电路中接入的并联PMOS管数量，每减少一个闭合开关的数量，调整为一个放电的时间段，直到剩余一个处于闭合状态的开关为止。
[0020]优选的，所述负电压放电支路包括:负电压高压保护管、负电压高压开关管和负电压放电使能端。
[0021]优选的，所述负电压高压保护管的源极接第一 PMOS管的漏极，栅极接地，漏极接负电压高压开关管。
[0022]优选的，所述负电压高压保护管限制电路中所述负电压高压保护管所在位置处的电位，用于保护所述第一 PMOS管。
[0023]优选的，所述负电压高压开关管的源极接负电压高压保护管的漏极，栅极接负电压放电使能端，漏极接负电压。
[0024]优选的，所述正电压放电支路包括:正电压高压保护管、正电压高压开关管和正电压放电使能端。
[0025]优选的，所述正电压高压保护管的源极接第二 NMOS管的漏极，栅极接内部电压，漏极接正电压高压开关管。
[0026]优选的，所述正电压高压保护管限制电路中所述正电压高压保护管所在位置处的电位，用于保护所述第二 NMOS管。
[0027]优选的，所述正电压高压开关管的源极接正电压高压保护管的漏极，栅极接正电压放电使能端，漏极接正电压。
[0028]与现有技术相比，本申请包括以下优点:
[0029]本申请提出的一种存储器放电电路，包括PMOS (Positive channe1-Metal-Oxide-Semiconductor, P沟道金属氧化物半导体)管组成的P管电流镜和NMOS (Negative channe1-Metal-Oxide-Semiconductor, N沟道金属氧化物半导体)管组成的N管电流镜以及正、负电压放电支路，通过控制接入到电路中的PMOS管的数量，控制正负电压放电电流的大小，在同一时间段内，使正负电压放电电流的速度相等。在整个放电过程中控制放电电流的速度，减轻了放电速度过快对存储器寿命的影响，延缓了存储器的性能衰减；并且通过调整开关闭合或断开的状态，分时间段进行放电，提高了放电的平稳性。
【专利附图】
【附图说明】
[0030]图1是现有技术中一种存储器放电电路的电路图；
[0031]图2是现有技术中放电电压的波形变化示意图；
[0032]图3是本申请所述存储器擦除电压加载示意图；
[0033]图4是本申请实施例一所述一种存储器放电电路示意图；
[0034]图5是本申请实施例一所述正、负放电电压的波形变化示意图；
[0035]图6是本申请实施例二所述一种存储器放电电路的优选方案示意图。【具体实施方式】
[0036]为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本申请作进一步详细的说明。
[0037]存储器的擦除(erase)操作是对存储单元写入数据的必要步骤，需要对存储单元的栅极(gate)加负电压(VNEG)，对阱(well)加正电压(VPW)。这两种电压一般都由电荷泵产生。擦除操作结束后，栅极电压和阱电压都要放电到GND，如图3所示，source为源极，drain为漏极。
[0038]本申请提供的一种存储器放电电路，在传统的放电电路基础上，增加了 P管电流镜和 N 管电流镜，形成了 CMOS (Complementary-Metal-Oxide-Semiconductor,互补金属氧化物半导体)电路，并对正、负电压放电支路进行了改进；P管电流镜中的一部分PMOS管控制放电电流的大小，另一部分PMOS管复制放电电流；在正、负放电支路中增加了高压开关管和高压保护管。
[0039]下面通过列举几个具体的实例详细介绍本申请提出的一种存储器放电电路。
[0040]实施例一，详细介绍本申请所述一种存储器放电电路。
[0041]参照图4，示出了本申请实施例一所述一种存储器放电电路示意图。
[0042]本实施例所述存储器放电电路包括:
[0043]内部电压VDD ;内部电流源Idisc ;
[0044]PMOS管组成的P管电流镜；
[0045]NMOS管组成的N管电流镜；
[0046]以及，负电压放电支路和正电压放电支路；
[0047]其中，所述P管电流镜包括第一 PMOS管MP3和第二 PMOS管MP4，以及3个PMOS管MPO、MPl 和 MP2 ；
[0048]所述第一 PMOS管MP3的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接负电压放电支路，用于复制放电电流；
[0049]所述第二 PMOS管MP4的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接N管电流镜，用于复制放电电流；
[0050]所述3个PMOS管ΜΡ0、MPl和MP2的源极分别与3个开关S0、SI和S2连接，栅极和漏极接内部电流源Idisc，3个PMOS管MP0、MP1和MP2之间并联，用于控制放电电流的大小;
[0051]所述3个开关S0、S1和S2分别用于控制所述3个PMOS管MP0、MP1和MP2是否接入电路；
[0052]所述N管电流镜包括第一 NMOS管MNO和第二 NMOS管MNl ；
[0053]所述第一 NMOS管MNO的漏极和栅极接第二 PMOS管MP4的漏极，源极接地；
[0054]所述第二 NMOS管丽I的栅极接第二 PMOS管MP4的漏极，漏极接正电压放电支路，源极接地。
[0055]通常，MOS管如果栅极和漏极接在一起，这种接法叫二极管连接，因为它的性能类似于一个二极管。如所述PMOS管ΜΡ0、MPl和MP2，所述NMOS管MNO的接法都是二极管连接。
[0056]本实施例所述存储器放电电路的工作原理如下:[0057]当m个开关闭合时，m个PMOS管接入电路，负电压放电支路的放电电流为Idisc/m，正电压放电支路的放电电流为Idisc/m，3≥m≥l，m为正整数；
[0058]通过改变开关闭合或断开的状态，控制PMOS管接入电路的数量，调整放电的时间段。
[0059]在本申请实施例所述的存储器放电电路中，所述开关闭合，与闭合状态的开关连接的PMOS管接入到所述电路中；所述开关断开，与断开状态的开关连接的PMOS管不接入到所述电路中。例如，当3个开关S0、S1和S2都闭合时，与这3个开关S0、S1和S2连接的3个PMOS管MPO、MPl和MP2都接入到电路中，又因为这3个PMOS管MPO、MPl和MP2之间并联，所以，内部电流源Idisc的电流经过这3个并联PMOS管MP0、MP1和MP2之后，电流大小为Idisc/3 ;第一 PMOS管MP3将大小为Idisc/3的电流进行复制后，输出到负电压放电支路；第二 PMOS管MP4将大小为Idisc/3的电流进行复制后，输出到N管电流镜，N管电流镜中的一对NMOS管，即第一 NMOS管MNO和第二 NMOS管MNl将电流进行转化后，输出到正电压放电支路。
[0060]当所述3个开关S0、S1和S2都闭合时，与这3个开关S0、S1和S2连接的3个PMOS管MPO、MPl和MP2都接入到电路中，此时为一个放电时间段TO ;当将所述3个处于闭合状态的开关S0、S1和S2中的任意一个开关断开后，如断开开关S2，此时所述电路中有2个开关SO和SI闭合，有2个并联的PMOS管MPO和MPl接入到电路中，此时为另一个放电时间段Tl ;以此类推，当将所述2个处于闭合状态的开关SO和SI中的任意一个开关断开后，如断开开关SI，此时所述电路中有I个开关SO闭合，PMOS管MPO接入到电路中，此时为下一个放电时间段T2。
[0061]经过三个放电时间段T0、Tl和T2的放电操作，正电压VPW和负电压VNEG平稳的放电到GND，如图5所示。
[0062]本实施例P管电流镜中，除所述第一 PMOS管MP3和所述第二 PMOS管MP4之外，还可以包括η个源极与η个开关连接的PMOS管，并且这η个PMOS管的栅极和漏极接内部电流源Idisc，η个PMOS管之间并联，η≥1，η为正整数；PM0S管的数量不局限于本实施例中的3个，可以为2、4、5个，或者更多个，此处不应该理解为对本申请的限制条件；当所述电路中并联PMOS管的数量越多时，对放电电路的放电速度控制得越精确；越能调整出更多的放电时间段。
[0063]综上所述,本申请所述实施例与现有技术相比,包括以下优点:
[0064]本申请提出的一种存储器放电电路，包括PMOS管组成的P管电流镜和NMOS管组成的N管电流镜以及正、负电压放电支路，通过控制接入到电路中的PMOS管的数量，控制正负电压放电电流的大小，在同一时间段内，使正负电压放电电流的速度相等。在整个放电过程中控制放电电流的速度，减轻了放电速度过快对存储器寿命的影响，延缓了存储器的性能衰减；并且通过调整开关闭合或断开的状态，分时间段进行放电，提高了放电的平稳性。
[0065]下面通过实例2详细介绍本申请提出的一种存储器放电电路的优选方案。
[0066]实施例二，详细介绍本申请所述一种存储器放电电路的优选方案。
[0067]参照图6，示出了本申请实施例二所述一种存储器放电电路的优选方案示意图。
[0068]本实施例所述存储器放电电路包括:
[0069]内部电压VDD ;内部电流源Idisc ;[0070]PMOS管组成的P管电流镜；
[0071 ] NMOS管组成的N管电流镜；
[0072]以及，负电压放电支路和正电压放电支路；
[0073]其中，优选的，所述P管电流镜包括第一 PMOS管MP3和第二 PMOS管MP4，以及3个PMOS 管 MPO、MPl 和 MP2 ；
[0074]所述第一 PMOS管MP3的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接负电压放电支路，用于复制放电电流；
[0075]所述第二 PMOS管MP4的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接N管电流镜，用于复制放电电流；
[0076]所述3个PMOS管MPO、MPl和MP2的源极分别与3个开关S0、SI和S2连接，栅极和漏极接内部电流源Idisc，3个PMOS管MP0、MP1和MP2之间并联，用于控制放电电流的大小;
[0077]所述3个开关S0、S1和S2分别用于控制所述3个PMOS管MP0、MP1和MP2是否接入电路；
[0078]优选的，所述N管电流镜包括第一 NMOS管MNO和第二 NMOS管MNl ；
[0079]所述第一 NMOS管MNO的漏极和栅极接第二 PMOS管MP4的漏极，源极接地；
[0080]所述第二 NMOS管丽I的栅极接第二 PMOS管MP4的漏极，漏极接正电压放电支路，源极接地；
[0081]优选的，所述负电压放电支路包括:负电压高压保护管ΜΗ0、负电压高压开关管MHl和负电压放电使能端SWl ；
[0082]所述负电压高压保护管MHO的源极接第一 PMOS管MP3的漏极，栅极接地，漏极接负电压高压开关管MHl ；
[0083]所述负电压高压保护管MHO限制电路中所述负电压高压保护管MHO所在位置处的电位，用于保护所述第一 PMOS管MP3 ；
[0084]所述负电压高压开关管MHl的源极接负电压高压保护管MHO的漏极，栅极接负电压放电使能端SWl，漏极接负电压VNEG ；
[0085]优选的，所述正电压放电支路包括:正电压高压保护管MH3、正电压高压开关管MH2和正电压放电使能端SW2 ；
[0086]所述正电压高压保护管MH3的源极接第二 NMOS管丽I的漏极，栅极接内部电压，漏极接正电压高压开关管MH2 ；
[0087]所述正电压高压保护管MH3限制电路中所述正电压高压保护管MH3所在位置处的电位，用于保护所述第二 NMOS管丽I ;
[0088]所述正电压高压开关管MH2的源极接正电压高压保护管MH3的漏极，栅极接正电压放电使能端SW2，漏极接正电压VPW。
[0089]通常，MOS管如果栅极和漏极接在一起，这种接法叫二极管连接，因为它的性能类似于一个二极管。如所述PMOS管MPO、MPl和MP2，所述NMOS管MNO的接法都是二极管连接。
[0090]本申请实施例所述一种存储器放电电路的优选方案的工作原理如下:
[0091]当m个开关闭合时，m个PMOS管接入电路，负电压放电支路的放电电流为Idisc/m，正电压放电支路的放电电流为Idisc/m，3≥m≥l，m为正整数；
[0092]通过改变开关闭合或断开的状态，控制PMOS管接入电路的数量，调整放电的时间段；
[0093]所述调整放电的时间段包括:
[0094]当所述3个开关全部闭合时，电路中接入所述3个并联PMOS管，此时为第一放电时间段；
[0095]通过逐个减少所述3个开关中处于闭合状态的开关数量，逐个减少电路中接入的并联PMOS管数量，每减少一个闭合开关的数量，调整为一个放电的时间段，直到剩余一个处于闭合状态的开关为止。
[0096]在本申请实施例所述的存储器放电电路的优选方案中，所述内部电流源Idisc输入恒定的电流，通过改变开关S0、S1和S2闭合或断开的状态，分别控制PMOS管MP0、MP1和MP2是否接入电路，因为所述PMOS管MPO、MPl和MP2之间并联，对所述内部电流源Idisc输入的电流具有分摊作用，此处并联的PMOS管的数量不局限于3个，可以是2、4、5个，或者更多个，不应该理解为对本申请的限制条件。在并联的PMOS管对电流分摊之后，第一 PMOS管MP3和第二 PMOS管MP4将分摊后的电流复制后，分别输出给负电压放电支路和N管电流镜，N管电流镜再将电流转化后输出给正电压放电支路。
[0097]负电压放电支路中的负电压高压保护管MHO和正电压放电支路中的正电压高压保护管MH3都是高压MOS管，主要起钳位作用，限制其所处位置处的电位，分别保护第一PMOS管MP3和第二 NMOS管丽I不受高电压的冲击。
[0098]负电压放电支路中的负电压高压开关管MHl和正电压放电支路中的正电压高压开关管MH4也都是高压MOS管，可以耐高压，栅极分别与负电压放电使能端SWl和正电压放电使能端SW2连接。由于电流的大小经过并联PMOS管的分摊得到控制，再加上负电压高压开关管MHl和正电压高压开关管MH4耐高压的性质，所以负电压放电使能端SWl和正电压放电使能端SW2对放电的控制趋近于理想状态，即不会受电压和温度等因素的影响。
[0099]通过本申请实施例提出的一种优选的存储器放电电路，对存储器的擦除电压进行放电操作，由于可以控制放电电流的大小并调整放电时间段，所以放电使能端导通能力的细微变化不足以影响到对擦除电压的整体放电操作。通过控制电流大小和放电时间段，整体上控制放电的速度，可以获得正负擦除电压的平稳放电波形。
[0100]本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
[0101]以上对本申请所提供的一种存储器放电电路，进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
【权利要求】
1.一种存储器放电电路，其特征在于，包括: PMOS管组成的P管电流镜； NMOS管组成的N管电流镜； 负电压放电支路和正电压放电支路； 其中，P管电流镜中的第一 PMOS管的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接负电压放电支路，用于复制放电电流； P管电流镜中的第二 PMOS管的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接N管电流镜，用于复制放电电流； 除所述第一 PMOS管和所述第二 PMOS管之外，所述P管电流镜还包括η个PMOS管，所述η个PMOS管的源极分别与η个开关连接，栅极和漏极接内部电流源Idisc，η个PMOS管之间并联，用于控制放电电流的大小，n ≥ I ； 所述η个开关分别用于控制所述η个PMOS管是否接入电路； N管电流镜中的第一 NMOS管的漏极和栅极与第二 NMOS管的栅极接第二 PMOS管的漏极，第一 NMOS管的源极接地； N管电流镜中的第二 NMOS管的漏极接正电压放电支路，源极接地； 当m个开关闭合时，m个PMOS管接入电路，负电压放电支路的放电电流为Idisc/m，正电压放电支路的放电电流为Idisc/m, η≥I, n≥m≥I, η和m为正整数； 通过改变开关闭合或断开的状态，控制PMOS管接入电路的数量，调整放电的时间段。
2.根据权利要求1所述的电路，其特征在于， 所述调整放电的时间段包括: 当所述η个开关全部闭合时，电路中接入所述η个并联PMOS管，此时为第一放电时间段； 通过逐个减少所述η个开关中处于闭合状态的开关数量，逐个减少电路中接入的并联PMOS管数量，每减少一个闭合开关的数量，调整为一个放电的时间段，直到剩余一个处于闭合状态的开关为止。
3.根据权利要求1所述的电路，其特征在于， 所述负电压放电支路包括:负电压高压保护管、负电压高压开关管和负电压放电使能端。
4.根据权利要求3所述的电路，其特征在于: 所述负电压高压保护管的源极接第一 PMOS管的漏极，栅极接地，漏极接负电压高压开关管。
5.根据权利要求3所述的电路，其特征在于: 所述负电压高压保护管限制电路中所述负电压高压保护管所在位置处的电位，用于保护所述第一 PMOS管。
6.根据权利要求3所述的电路，其特征在于: 所述负电压高压开关管的源极接负电压高压保护管的漏极，栅极接负电压放电使能端，漏极接负电压。
7.根据权利要求1所述的电路，其特征在于， 所述正电压放电支路包括:正电压高压保护管、正电压高压开关管和正电压放电使能端。
8.根据权利要求7所述的电路，其特征在于: 所述正电压高压保护管的源极接第二 NMOS管的漏极，栅极接内部电压，漏极接正电压闻压开关管。
9.根据权利要求7所述的电路，其特征在于: 所述正电压高压保护管限制电路中所述正电压高压保护管所在位置处的电位，用于保护所述第二 NMOS管。
10.根据权利要求7所述的电路，其特征在于: 所述正电压高压开关管的源极接正电压高压保护管的漏极，栅极接正电压放电使能端，漏极接正电压。`
【文档编号】G11C7/12GK103514937SQ201210207782
【公开日】2014年1月15日 申请日期:2012年6月18日 优先权日:2012年6月18日
【发明者】刘铭 申请人:北京兆易创新科技股份有限公司