半导体存储器元件及其测试方法
【专利摘要】本发明揭示一种半导体存储器元件及其测试方法。根据本发明的一实施例，该测试方法包含以下步骤：首先，该半导体存储器元件根据一模式选择信号进入一测试模式。当该半导体存储器元件进入该测试模式后，致能一第一字线。在该第一字线致能后依序写入测试数据至该第一字线上耦接的多个存储器晶胞中。接着，不致能该第一字线并锁存该半导体存储器元件中的每一位线对间的数据。接着，致能一第二字线。在该第二字线致能后将每一位线对间所锁存的数据直接写入至该第二字线上耦接的多个存储器晶胞中。
【专利说明】半导体存储器元件及其测试方法
【技术领域】
[0001]本发明涉及一种半导体存储器元件及其测试方法。
【背景技术】
[0002]—个典型的半导体存储器元件是由多个存储器晶胞(memory cell)所构成。在制造完成后和进行封装之前，为了确认该半导体存储器元件中是否有缺陷的存储器晶胞，该存储器元件必须进行测试。一个典型的测试存储器元件的方法为写入特定的“O”和“I”的数据类型(pattern)至每一存储器晶胞中，再读取这些晶胞所存储的数据以确认是否出现非预期的值。
[0003]图1显示一传统的半导体存储器元件10的架构示意图。参照图1，该半导体存储器元件10包含多个位线对、多条字线WL[0]，WL[1]，WL[2]和设置在该等位线和该等字线的交点的多个存储器晶胞MC，其中每一位线对由一位线BL及一互补位线/BL所组成。该半导体存储器元件10还包含一命令/地址控制器11、一感测信号产生电路12、一行解码器14、一列解码器16以及耦接于这些位线对的一感测放大器单元18和一预充电电路单元19。
[0004]图2显示该半导体存储器元件10运作于一测试模式下的时序图。参照图1和图2，该半导体存储器元件10中的该命令/地址控制器11在接收一同步于外部时钟信号XCLK的一第一启动命令CMDl后，通过该行解码器14致能一第一字线WL[0]以开启要写入的存储器晶胞。在该字线WL[0]致能后，该感测信号产生电路12会输出高逻辑电平的感测致能信号SAE以致能该感测放大器单元18和不致能该预充电电路单元19。接着，该命令/地址控制器11接收N个写入命令CMD2以产生N个列选择信号至该列解码器16。该列解码器16根据这些列选择信号以依序将测试数据写入至该字线WL[0]上耦接的多个存储器晶胞MC中。
[0005]在写入测试数据至多个存储器晶胞MC后，该命令/地址控制器11接收一预充电命令CMD3以不致能该字线WL[0]。当该字线WL[0]不致能后，该感测信号产生电路12输出低逻辑电平的感测致能信号SAE以不致能该感测放大器单元18和致能该预充电电路单元19。因此，每一位线对间会预充电至一小于一电源电压的电压。
[0006]为了将测试数据写入至其他字线上耦接的多个存储器晶胞MC中，该半导体存储器元件10需重复进行上述步骤，例如致能一第二字线WL[1]、产生N个列选择信号以依序写入测试数据至所选择的一位线对、不致能该第二字线WL[1]和对这些位线对间进行预充电。随着位线对和字线数目的增加，该半导体存储器元件10需要花费庞大的写入时间以将测试数据写入至所有的存储器晶胞MC中。
[0007]因此，有必要提出一种半导体存储器元件及其测试方法，使得该半导体存储器元件在进入测试模式后能有效减少测试数据的写入时间。
【发明内容】
[0008]本发明的目的是提供一种半导体存储器元件及其测试方法。为了确认一半导体存储器元件中是否有缺陷的存储器晶胞，该存储器元件会进入一测试模式以写入测试数据。接着，该存储器元件会进入正常模式以读取写入的数据。
[0009]本发明的半导体存储器元件的一实施例包含多个存储器单元(memory unit)和一命令解码器，其中每一存储器单元包含一存储器阵列和一感测信号产生电路。该存储器阵列包含多对位线对、多条字线、设置于该等位线和该等字线的交点的多个存储器晶胞及多个感测放大器，其中每一感测放大器耦接于每一位线对以根据一感测致能信号锁存该位线对间的数据。该感测信号产生电路用以产生该感测致能信号以致能该等感测放大器和用以停止产生该感测致能信号以不致能该等感测放大器。该命令解码器用以在接收一第一启动命令后产生一第一行致能信号以致能一第一存储器单元中的一第一字线，在接收一组写入命令后产生一组列致能信号以根据该组列致能信号依序写入测试数据至该第一字线上耦接的多个存储器晶胞，在接收一第一预充电命令后停止产生该第一行致能信号以不致能该第一字线，在接收一第二启动命令后产生一第二行致能信号以致能一第二字线，并在接收一第二预充电命令后停止产生该第二行致能信号以不致能该第二字线。该半导体存储器元件选择性地运作于一正常模式或一测试模式。当该半导体存储器元件运作在该测试模式时，该感测信号产生电路在该命令解码器接收该第一启动命令后产生该感测致能信号，在该命令解码器接收该第一预充电命令后维持该感测致能信号的电压值，使得该第二字线致能后该等感测放大器所锁存的数据会直接写入至该第二字线上耦接的多个存储器晶胞中。
[0010]本发明另提出一种半导体存储器元件的测试方法。该半导体存储器元件包含多个存储器单元(memory unit),每一存储器单元包含多对位线对、多条字线、设置在该等位线和该等字线的交点的多个存储器晶胞、耦接于每一位线对的多个感测放大器和耦接于每一位线对的多个预充电电路。根据本发明的一实施例，该测试方法包含以下步骤:根据一模式选择信号选择该半导体存储器元件运作于一正常模式或一测试模式；当该半导体存储器元件运作于该测试模式时，根据一第一启动命令、一第一行致能信号和一第一行地址以致能一第一存储器单元中的一第一字线；在该第一字线致能后致能该第一存储器单元的该等感测放大器；在该等感测放大器致能后根据一组写入命令以产生一组列致能信号；根据该组列致能信号以依序写入测试数据至该第一字线上耦接的多个存储器晶胞中；当该测试数据写入至该等存储器晶胞后根据一第一预充电命令以不致能该第一字线；当该第一字线不致能后维持该等感测放大器的致能状态和维持该第一存储器单元的多个预充电电路的不致能状态；根据一第二启动命令提供一第二行地址以致能该第一存储器单元的一第二字线；以及将该等感测放大器所锁存的数据直接写入至该第二字线上耦接的多个存储器晶胞中。
【专利附图】
【附图说明】
[0011]图1显示一传统的半导体存储器元件的架构示意图；
[0012]图2显示该半导体存储器元件运作于一测试模式下的时序图；
[0013]图3显示结合本发明一实施例的半导体存储器元件的架构示意图；
[0014]图4显示结合本发明一实施例的存储器单元的电路示意图；
[0015]图5显示结合本发明一实施例的该半导体存储器元件运作于测试模式下的时序图；
[0016]图6显示结合本发明一实施例的感测信号产生电路的电路示意图；[0017]图7显示这些感测信号产生电路运作于测试模式下的时序图；及
[0018]图8显示结合本发明另一实施例的存储器单元的局部架构示意图。
[0019]【主要元件符号说明】
[0020]10半导体存储器元件
[0021]11命令/地址控制器
[0022]12感测信号产生电路
[0023]14行解码器
[0024]16列解码器
[0025]18感测放大器单元
[0026]19预充电电路单元
[0027]30半导体存储器元件
[0028]32命令解码器
[0029]34地址多工器
[0030]42，42’感测放大器
[0031]44，44’预充电电路
[0032]46行解码器
[0033]48列解码器
[0034]AR#i存储器阵列
[0035]BL [O] "BL [2047],位线
[0036]/BL [O]~/BL [2047]
[0037]DL[O], /DL[O] 数据线
[0038]MB#i，MB#i’存储器单元
[0039]MC存储器晶胞
[0040]SG#i感测信号产生电路
[0041]WL [O] ^ffL [511] 字线
【具体实施方式】
[0042]图3显示结合本发明一实施例的半导体存储器元件30的架构示意图。参照图3，该半导体存储器元件30包含多个存储器单元MB#0，MB#I及MB#2，其中每一存储器单元(memory unit)包含一存储器阵列。多个阵列解码电路AD#0，AD#1及AD#2用以个别地致能和不致能多个存储器阵列AR#0，AR#1及AR#2，且多个感测信号产生电路SG#0，SG#1及SG#2用以个别地产生感测致能信号至这些存储器阵列AR#0, AR#1及AR#2中。
[0043]参照图3，该半导体存储器元件30还包含一命令解码器32。该命令解码器32用以接收同步于一时钟信号XCLK的一外部命令信号CMD。该外部命令信号CMD可能为个别的控制信号，例如一芯片选择信号/CS、一行地址选通信号/RAS、一列地址选通信号/CAS或一写入致动信号/WE。该命令解码器32对该命令信号CMD进行解码以产生对这些存储器阵列AR#0, AR#1及AR#2中的每一存储器晶胞进行读取和写入的控制信号。该半导体存储器元件30还包含一地址多工器34。该地址多工器34用以接收同步于该时钟信号XCLK的一外部地址信号ADD以产生行地址AX或列地址AY。[0044]图4显示结合本发明一实施例的存储器单元MB#i(i=0,l,或2)的电路示意图。参照图4，每一存储器单元MB#i包含一存储器阵列AR#i。该存储器阵列AR#i包含多个位线对，其中每一位线对由一位线BL及一互补位线/BL所组成。该存储器阵列AR#i还包含多条字线WL。在本实施例中，该存储器阵列AR#i包含2048个位线对和512条字线。在一特定的位线和字线的交点配置一存储器晶胞MC以存储数据。在图4中，图3所示的阵列解码电路AMi由一行解码器46和一列解码器48所组成。该行解码器46用以产生一字线选择信号以致能一特定字线，而该列解码器48用以产生一列选择信号以对一特定位线对上耦接的存储器晶胞MC进行写入或读取的动作。[0045]参照图4，该存储器阵列AR#i还包含多个感测放大器42和多个预充电电路44，其中每一感测放大器42和每一预充电电路44耦接于每一位线对之间。一感测信号产生电路SG#i用以产生一感测致能信号SA[i]以致能这些感测放大器42和不致能这些预充电电路44，和用以停止产生该感测致能信号SA [i]以不致能该等感测放大器42和致能这些预充电电路44。当这些感测放大器42致能时，其对应的位线对间的数据会被锁存，而当这些预充电电路44致能时，其对应的位线对间会被预充电至一小于一电源电压的电压。
[0046]在该半导体存储器元件30制造完成后，为了确认是否有缺陷的存储器晶胞，该半导体存储器元件30会进入一测试模式以写入测试数据至所有的存储器晶胞MC中。在测试数据写入后，该存储器元件30会进入一正常模式以读取该等存储器晶胞MC上存储的数据，以判断是否出现非预期的值。图5显示结合本发明一实施例的该半导体存储器元件30运作于测试模式下的时序图。现以图3至图4的电路图说明图5的时序图。参照图3，该半导体存储器元件30在该命令解码器32接收一高逻辑电平的模式选择信号MS后进入一测试模式。在进入该测试模式后，该命令解码器32接收一第一启动命令CMDl后产生一第一行致能信号至该地址多工器34和该行解码器46。该地址多工器34接收一地址ADD，并在接收该第一行致能信号后产生一行地址AX至该存储器单元ΜΒ#0中的该行解码器46。接着，该行解码器46根据该行地址AX和该行致能信号而致能该存储器单元ΜΒ#0中的字线WL [O]。在该字线WL [O]致能后该第一存储器单元ΜΒ#0中的该感测信号产生电路SG#0会输出高逻辑电平的感测致能信号SA以致能这些感测放大器42和不致能这些预充电电路44。因此，这些感测放大器42会检测存在于位线对BL及/BL间的微小电压差，并放大其中一个为接地电压VSS而另一个为核电压Vcore。
[0047]接着，该命令解码器32接收一组写入命令1st CMD2，2nd CMD2，…，2048th CMD2以产生一组列致能信号至该地址多工器34和该列解码器48。该地址多工器34接收该地址ADD,并在接收该组列致能信号后产生一组列地址AY至该存储器单元ΜΒ#0中的该列解码器48。接着，该列解码器48根据该组列地址AY产生一组列选择信号CSL [0:2047]，并根据该组列选择信号CSL[0:2047]依序通过一数据输入/输出缓冲器(未绘出)将测试数据经由数据线DL[0]，/DL[0]写入至该字线WL[O]上耦接的2048个存储器晶胞MC中。
[0048]在写入测试数据后，该命令解码器32接收一第一预充电命令CMD3以停止产生该第一行致能信号。因此，该行解码器46会不致能该存储器单元ΜΒ#0中的该字线WL [O]。当该字线WL[0]不致能后，该感测信号产生电路SG#0保持该感测致能信号SA的逻辑电平。因此，这些感测放大器42维持致能状态，且这些预充电电路44维持不致能状态。换句话说，该存储器单元ΜΒ#0中的这些位线对间的数据会被锁存。[0049]接着，该命令解码器32接收一第二启动命令CMDl后产生一第二行致能信号以致能该存储器单元ΜΒ#0中的一第二字线。在本实施例中，该第二字线为字线WL[4]。当该字线WL[4]致能时，其上耦接的多个存储器晶胞MC为开启状态。因此，这些感测放大器42所锁存的数据可直接写入至该字线WL[4]上耦接的2048个存储器晶胞中，而无须通过该列解码器48依序输出多个列选择信号CSL[0:2047]以选择一特定的位线对以写入测试数据。依此方式，测试数据的写入时间可大幅地缩短。
[0050]举例而言，在本实施例中，每一存储器阵列AR#i包含2048个位线对和512条字线。假设在该半导体存储器元件30中tRCD(行列延迟时间)的最小时间为15ns、时钟周期tCK为15ns，tffR(写入回复时间)的最小时间为15ns，tRAS(致动至预充电等待时间)的最小时间为45ns，且tRP (预充电至致动等待时间)的最小时间为15ns，如果以已知方式对该存储器阵列中的一特定字线上耦接的多个存储器晶胞写入测试数据时，则写入数据的最小时间为:
[0051 ] tRCD+2048XtCK+tffR+tRP=30.765 μ s
[0052]由于该存储器阵列AR#i具有512条字线，故若对该存储器阵列30中的全部存储器晶胞写入测试数据，则最少须512X30.765 μ S。随着该半导体存储器元件30中存储器阵列数目的增加，将该存储器元件30中的全部存储器阵列的晶胞写入测试数据的时间将十分庞大。
[0053]反之，在本发明所揭示的装置和方法中，对一第一字线上耦接的多个存储器晶胞写入测试数据的最小时间为15.405 μ S，而对其他字线上耦接的存储器晶胞写入测试数据时，每一字线仅需tRAS+tRP=60ns即可完成写入运作。因此，可大幅减少该存储器元件30中的全部存储器晶胞的写入时间。此外，如果这些感测放大器42和该数据输入/输出缓冲器的驱动能力足够大时，则该命令解码器32在接收该第二启动命令CMDl后可同时产生多个行致能信号以致能多条字线。因此，这些感测放大器42上所锁存的数据可直接写入至多条字线上耦接的存储器晶胞中以进一步节省写入的时间。
[0054]在本发明一实施例中，该行地址AX的产生方式系决定于该半导体存储器元件30中字线的排列方式。由于布局、良率和速度的考虑因素，该半导体存储器元件30常常使用扰码(scrambling)技术以产生非序列的地址。例如，布局上字线的排列方式经常具有一特定的周期性。因此，当该半导体存储器元件30进入测试模式后，字线WL[0]，WL[1]，WL[2]和WL[3]可能会因相对位置的关系而必须写入不同的测试数据。然而，字线WL[0]，WL[4]，WL[8],…可能会写入相同的测试数据。在本发明一实施例中，在写入一测试数据时，该字线WL[0]首先被致能。在依序写入该测试数据至该字线WL[0]上耦接的多个晶胞后，将该字线WL[0]不致能。此时，对应的位线对间的数据仍然会保持锁存状态。接着，字线WL[4]，WL[8]，WL[12]，…依序或同时被致能，因此对应的位线对间原本锁存的数据将直接写入至被致能的字线上耦接的多个存储器晶胞中。接着，这些字线WL[4]，WL[8]，WL[12]，…再依序或同时不致能。
[0055]其后，依序写入不同的测试数据至一字线WL[1]上耦接的多个晶胞后，将该字线WL[1]不致能。此时，该字线WL[1]所对应的位线对间的数据会保持锁存状态。根据扰码技术，字线WL[5]，WL[9]，WL[13]，…将依序或同时被致能，因此对应的位线对间原本锁存的数据会直接写入至被致能的字线上耦接的多个存储器晶胞中。接着，这些字线WL[5]，WL[9]，WL[13],…再依序或同时不致能。其后持续重复上述步骤，直至该半导体存储器元件30中的所有存储器晶胞均被写入测试数据。
[0056]在写入测试数据至该半导体存储器元件30中的所有存储器晶胞后，该命令解码器32接收一第二预充电命令CMD3以不致能这些存储器单元MB#0，MB#I及MB#2中原本致能的字线。接着，该存储器元件30会进入一正常模式以读取这些存储器单元MB#0，MB#1及MB#2中的多个存储器晶胞所存储的数据，藉以判断是否与该测试数据相同。参照图3，该半导体存储器元件30在该命令解码器32接收一低逻辑电平的模式选择信号MS后进入该正常模式。在进入该正常模式后，该半导体存储器元件30中的存储器单元MB#0，MB#1及MB#2的感测信号产生电路SG#0，SG#1及SG#2会停止产生感测致能信号SA以不致能这些存储器单元ΜΒ#0，MB#1及MB#2中对应的该等感测放大器42。同时，存储器单元MB#0，MB#I及MB#2中对应的这些预充电电路44会根据反相的感测致能信号/SA而致能。因此，这些存储器单元MB#0，MB#I及MB#2中的每一位线对间会被预充电至一小于该核电压Vcore的电压，例如l/2Vcore。在这些存储器单元MB#0，MB#1及MB#2中的每一位线对间被预充电后，该存储器元件30可进行后续的读取运作以从存储器晶胞中读取存储的数据。
[0057]在本发明另一实施例中，当这些存储器单元ΜΒ#0，MB#1及MB#2中的所有字线不致能后，该存储器元件30保持运作在该测试模式下，且这些存储器单元MB#0，MB#1及MB#2中的这些感测放大器42会根据一特定顺序而依序不被致能。由于每次只有一个特定的存储器单元中的多个感测放大器42不致能，故此方式可有效降低感测放大器不致能时产生的杂讯干扰。图6显示结合本发明一实施例的感测信号产生电路SG#0，SG#1及SG#2的电路示意图，而图7显示这些感测信号产生电路SG#0，SG#1及SG#2运作于测试模式下的时序图。现以图6和图7说明运作的细节。当模式选择信号MS为高逻辑电平时，该存储器元件30运作于该测试模式。在该半导体存储器元件30中的这些存储器单元MB#0，MB#1及MB#2的所有存储器晶胞MC写入测试数据后，这些存储器单元ΜΒ#0，MB#1及MB#2中的感测信号产生电路SG#0，SG#1及SG#2的输出信号SA[0]，SA[1]及SA[2]会维持在高逻辑电平。当该感测信号产生电路SG#0接收一脉冲信号DISCK的一第一升缘时，该感测信号产生电路SG#0会输出具有低逻辑电平的信 号SA[0]至该存储器单元ΜΒ#0中的这些感测放大器42。因此，该存储器单元ΜΒ#0中的这些感测放大器42会不致能，且该存储器单元ΜΒ#0中的这些预充电电路44会根据反相的感测致能信号/SA[0]而致能。
[0058]接着，在该脉冲信号DISCK的一第一降缘时，该感测信号产生电路SG#1会输出具有低逻辑电平的信号SA[1]至该存储器单元MB#1中的这些感测放大器42。因此，该存储器单元MB#1中的这些感测放大器42会不致能，且该存储器单元MB#1中的这些预充电电路44会根据反相的感测致能信号/SA[1]而致能。接着，在该脉冲信号DISCK的一第二升缘时，该感测信号产生电路SG#2会输出具有低逻辑电平的信号SA[2]至该存储器单元MB#2中的这些感测放大器42。因此，该存储器单元MB#2中的这些感测放大器42会不致能，且该存储器单元MB#2中的这些预充电电路44会根据反相的感测致能信号/SA[2]而致能。依此方式，这些存储器单元MB#0，MB#1及MB#2中的这些感测放大器42会依序不致能，且这些存储器单元MB#0，MB#1及MB#2中的这些预充电电路44会依序致能。由于不同存储器单元中的这些感测放大器42和预充电电路44不会同时致动，故可大幅降低切换杂讯对存储器晶胞所存储的位数据的干扰。[0059]在本发明一实施例中，图4所示的每一存储器单元MB#i具有2048个位线对，因此，需要2048个感测放大器和2048个预充电电路以锁存和预充电每一位线对间的数据。为了减少这些感测放大器和预充电电路所占的面积，在相邻的两存储器单元间这些感测放大器和预充电电路可以共享。图8显示结合本发明另一实施例的存储器单元ΜΒ#0’至ΜΒ#1‘的局部架构示意图。参照图8，该存储器单元ΜΒ#0’中的位线对交替地耦接至两侧的感测放大器42’和预充电电路44’，且虚线范围中的多个感测放大器42’和预充电电路44’可由存储器单元ΜΒ#0’和ΜΒ#1’所分享。因此，这些感测放大器42’和预充电电路44’的面积可通过该种配置而减少。在运作上，图8所示的存储器单元ΜΒ#0’至ΜΒ#1’的架构也可依本发明所揭示的装置和方法进行写入和读取的运作。
[0060]本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为所附的权利要求书要求保护的范围所涵盖。
【权利要求】
1.一种半导体存储器元件，包含: 多个存储器单元(memory unit),每一存储器单元包含: 一存储器阵列，其包含多对位线对、多条字线、设置于所述位线和所述字线的交点的多个存储器晶胞(memory cell)及多个感测放大器,每一感测放大器稱接于每一位线对以根据一感测致能信号锁存该位线对间的数据；及 一感测信号产生电路，用以产生该感测致能信号以致能所述感测放大器和用以停止产生该感测致能信号以不致能所述感测放大器；以及 一命令解码器，用以在接收一第一启动命令后产生一第一行致能信号以致能一第一存储器单元中的一第一字线，在接收一组写入命令后产生一组列致能信号以根据该组列致能信号依序写入测试数据至该第一字线上耦接的多个存储器晶胞，在接收一第一预充电命令后停止产生该第一行致能信号以不致能该第一字线，在接收一第二启动命令后产生一第二行致能信号以致能一第二字线，并在接收一第二预充电命令后停止产生该第二行致能信号以不致能该第二字线； 其中，该半导体存储器元件选择性地运作于一正常模式或一测试模式，当该半导体存储器元件运作在该测试模式时，该感测信号产生电路在该命令解码器接收该第一启动命令后产生该感测致能信号，在该命令解码器接收该第一预充电命令后维持该感测致能信号的电压值，使得该第二字线致能后所述感测放大器所锁存的数据会直接写入至该第二字线上耦接的多个存储器晶胞中。
2.如权利要求1所述的半导体存储器元件，其中该命令解码器在接收该第二启动命令后产生多个行致能信号以致能多条字线，且所述字线致能后所述感测放大器所锁存的数据会直接写入至所述字线上耦接的所述存储器晶胞。
3.如权利要求2所述的半导体存储器元件，其中每一存储器单元还包含: 一行解码器，用以根据该第一行致能信号和一第一行地址以致能该第一存储器单元中的该第一字线，根据该第二行致能信号和一第二行地址以致能该第一存储器单元中的该第二字线和根据一第三行致能信号和一第三行地址以致能该第一存储器单元中的该第三字线；以及 一列解码器，用以根据该组列致能信号和一组列地址以依序选择一位线对； 其中该第一、第二和第三字线彼此间隔相同条数的字线。
4.如权利要求1所述的半导体存储器元件，其中每一存储器单元还包含: 多个预充电电路，每一预充电电路耦接至每一位线对以在致能时将该位线对间预充电至一小于一电源电压的电压。
5.如权利要求4所述的半导体存储器元件，其中该第一存储器单元和一第二存储器单元中的多个存储器晶胞在写入测试数据后不致能该第一存储器单元和该第二存储器单元中的所述字线，当欲读取所述存储器晶胞时，该半导体存储器元件会进入该正常模式，且该第一存储器单元的一感测信号产生电路和该第二存储器单元的一感测信号产生电路会停止产生感测致能信号以不致能对应的所述感测放大器，而该第一存储器单元的多个预充电电路和该第二存储器单元的多个预充电电路会根据停止产生的感测致能信号而致能。
6.如权利要求4所述的半导体存储器元件，其中该第一存储器单元和一第二存储器单元中的多个存储器晶胞在写入测试数据后不致能该第一存储器单元和该第二存储器单元中的所述字线，该第一存储器单元的该感测信号产生电路和该第二存储器单元的该感测信号产生电路会根据一脉冲信号依序停止产生感测致能信号以不致能对应的所述感测放大器，且该第一存储器单元的多个预充电电路和该第二存储器单元的多个预充电电路会根据该脉冲信号而依序致能。
7.—种测试半导体存储器元件的方法，该半导体存储器元件包含多个存储器单元，每一存储器单元包含多对位线对、多条字线、设置在所述位线和所述字线的交点的多个存储器晶胞、耦接于每一位线对的多个感测放大器和耦接于每一位线对的多个预充电电路，该方法包含以下步骤: 根据一模式选择信号选择该半导体存储器元件运作于一正常模式或一测试模式； 当该半导体存储器元件运作于该测试模式时，根据一第一启动命令、一第一行致能信号和一第一行地址以致能一第一存储器单元中的一第一字线； 在该第一字线致能后致能该第一存储器单元的所述感测放大器； 在所述感测放大器致能后根据一组写入命令以产生一组列致能信号； 根据该组列致能信号以依序写入测试数据至该第一字线上耦接的多个存储器晶胞中； 当该测试数据写入至所述存储器晶胞后根据一第一预充电命令以不致能该第一字线.当该第一字线不致能后维持所述感测放大器的致能状态和维持该第一存储器单元的多个预充电电路的不致能状态； 根据一第二启动命令提供一第二行地址以致能该第一存储器单元的一第二字线；以及 将所述感测放大器所锁存的数`据直接写入至该第二字线上耦接的多个存储器晶胞中。
8.如权利要求7所述的方法，其中该第一和第二行地址系根据该第一存储器单元中所述字线的排列方式而决定。
9.如权利要求7所述的方法，还包含以下步骤: 根据该第二启动命令提供一第三行地址以致能该第一存储器单元的一第三字线；以及 将所述感测放大器所锁存的数据直接写入至该第三字线上耦接的多个存储器晶胞。
10.如权利要求7所述的方法，还包含以下步骤: 写入测试数据至该第一存储器单元和一第二存储器单元中的所有存储器晶胞中； 根据一第二预充电命令以不致能该第一存储器单元和该第二存储器单元中的多条字线.在不致能所述字线后使该存储器元件进入该正常模式； 当该半导体存储器元件进入该正常模式后不致能该第一存储器单元中的多个感测放大器、不致能该第二存储器单元中的多个感测放大器、致能该第一存储器单元中的多个预充电电路和致能该第二存储器单元中的多个预充电电路；以及 读取该第一存储器单元和该第二存储器单元中的所有存储器晶胞的存储数据。
11.如权利要求7所述的方法，还包含以下步骤: 写入测试数据至该第一存储器单元和一第二存储器单元中的所有存储器晶胞中； 根据一第二预充电命令以不致能该第一存储器单元和该第二存储器单元中的多条字线.-^4 ，根据一脉冲信号以依序不致能该第一存储器单元中的多个感测放大器和该第二存储器单元中的多个感测放大器；以及 使该半导体存储器元件进入该正常模式以读取该第一存储器单元和该第二存储器单元中的所有存储器晶胞的存储数据； 其中该第一存储器单元中的所述感测放大器不致能时，该第一存储器单元中的多个预充电电路会致能，而该第二存储器单元中的所述感测放大器不致能时，该第二存储器单元中的多个预充电电路会致能。`
【文档编号】G11C7/12GK103514956SQ201210202571
【公开日】2014年1月15日 申请日期:2012年6月15日 优先权日:2012年6月15日
【发明者】许人寿 申请人:晶豪科技股份有限公司